JPH033448A - スイツチングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、ルーティングのためのヘッダを有する固定長
セルを用いた音声、データ等の時分割多重通信情報を交
換するスイッチングシステムに係り、特に音声等の回線
交換に本来適した情報とデータ等のバースト的に発生す
る情報を統合して交換するのに好適なスイッチングシス
テムに関する。 〔従来の技術〕 ネットワークシステムにおける端末装置の多様化に伴な
い、典型的な電話音声のビット速度（６４Ｋ　ｂ　／　
ｓ　）のみならず、低速（数１００ｂ／　ｓ　）データ
からビデオ信号（数Ｍ　ｂ　／　ｓ　）までの、様々な
ビット速度、様々な性質（バースト性。 実時間性等）を持った通信を統合して取り扱える、柔軟
かつ経済的なスイッチングシステムが求められている。 このような要求に対して、ルーティングのための情報を
含んだヘッダをもつ固定長のセルを用いて、全ての情報
を画一的にスイッチングする方法が、１つの有望な案で
ある。たとえば、本出願人によりすでに提案されている
、論文「電子情籟通信学会創立７０周年記念総合全国大
会（昭和６２年）交換部門１８３２１ｒ回線／パケット
統合通話路の検討」」に示されているスイッチングシス
テムは、その１つである０本例では、全ての通信情報を
、セルとよばれる固定長ブロックを用いて転送する。そ
のスイッチングに当たっては、ヘッダ駆動型の空間スイ
ッチを基本とし、同一宛先を持つ複数のセルが空間スイ
ッチ内で衝突するのを避けるだめ、入線毎に時間スイッ
チ機能を設けた構成をとっている。さらにその時間スイ
ッチ機能には、電話音声のように実時間性が要求される
回線交換モードと、遅延はある程度許されるが、バース
ト的に発生するデータを送るバースト交換モードの２つ
のモードを扱うことができるように、スイッチングのた
めのメモリと、待合せのためのバッファメモリが設けら
れている０回線交換モード用セルは、実時間性を保証す
るためにバッファメモリを介さず、優先して取り扱い、
一方バースト交換モード用セルは、バッファメモリで待
合せ。 タイムスロットに空があるときに処理される。 他の例として特開昭５９−１３５９９４号公報に示され
るｒＴＤＭスイッチングシステム」が挙げられる。 本例では、回線交換モードとバースト交換モードの２種
類の性質を持った通信を扱うという概念は明示されてい
ないが、固定長セルを、バッファメモリを用いて時間的
に入れ替える機能を有している。その際に、セルの待合
せとスイッチングは同一のバッファメモリを用いる。待
合せを実現するために、セルを書き込むバッファメモリ
のアドレスを、セルの宛先別に格納しておく待行列手段
が設けられている。 〔発明が解決しようとする課題〕 固定長セルを用いてスイッチングを行う場合、各セルの
宛先が必ずしも平均的に分布していないため、同一宛先
へ向けたセルが一時的に集中し、幅峻状態となったり、
メモリのオーバーフローによりセルが消失してしまうこ
とが起こりえる。上記の最初に挙げた、本出願人による
論文では、幅幀状態回避のためのバッファメモリを、各
宛先出線別に設けている。このバッファメモリは、セル
全体を格納するもので、かつ、オーバーフローしないだ
け多数のセルを格納するものである必要があり、しかも
宛先毎に個別に設けなければならない、したがって、こ
の構成では、大量のメモリを必要とするという問題があ
る。一方、２＃、目の例に挙げたスイッチングシステム
（特開昭５９−１３５９９４号）では、バッファメモリ
は全入力に対し１つであり、バッファメモリのアドレス
だけを記憶する待行列手段がセルの宛先別に複数設けら
れている。この構成では、比較的少ないメモリ意で各セ
ルの宛先の偏りは吸収されえる。しかしながら、バッフ
ァメモリの書き込みアドレスは周期的に用いられるため
、論理的にはバッファメモリは各宛先対応に固定的に分
割されているのと同等であり、ある待行列の待ちが一方
意を越えると、読み出されていないセルがまだ残ってい
るにもかかわらず、同一の書き込みアドレスが使われ、
バッファメモリの上書きが起こる。このとき上書きされ
たセルは消失してしまうという問題がある。 これらの問題点を解決するために、出願人は、特願Ｉ＠
６３−１０２５１２号において、複数の入線を時分割多
重し、到着したセルをバッファメモリに書き込み、これ
を適当な順序で読み出し、多重分離し、複数の出線に振
り分けることによって交換動作を行うスイッチングシス
テムにおいて、バッファメモリの空アドレスを格納して
おくドエドＯ（ＦｉｒｓｔＩｎ　Ｆｉｒｓｔ　０ｕｔ）
バッファ（空アドレスト■←°０と称する）と、使用中
アドレスを出線対応に管理する手段を設け、バッファメ
モリへのセルの書き込み時には、上記空アドレスチェー
ン′０のデータ出力から空アドレスを取り出し、バッフ
ァメモリからのセルの読み出し時には、読み出しが終わ
ったアドレスを上記空アドレスＦＩ）’Ｏデータ入力へ
戻すようにした［空アドレスチェーン」方式を提案した
。 上記構成のスイッチングシステムによれば、セルが到着
し、これをバッファメモリに書き込む際には、そのセル
の宛先出線に関係なく、１つの空アドレスチェーン０が
ら空アドレスを得るため、バッファメモリに空がある限
りバッファメモリ内のどの領域でもセルを書き込むこと
ができる。到着するセルの宛先が特定の出線へ偏ってい
たとしても、その分は他の宛先へのセルが減少している
はずなので、必要となるバッファメモリの全体の容量は
全わらない。 また、セルを読み出すまでは、そのセルが格納されてい
るアドレスは空アドレスＦＩＦＯ＆：ｙ：らないので、
同一アドレスにセルが上書きされてそこに格納されてい
たセルが消失してしまうことはないという利点がある。 しかし、バッファメモリを出線間で論理的に共有する上
記従来方式では、複数の入線の時分割多重を直並列変換
多重器で行い、バッファメモリを読み出したセルを多重
分離し複数の出線に振り分けるときは並直列変換多重分
離器を使用する。この直並列変換多重器と並直列変換多
重分離器を構成するのに必要なフリップフロップの数は
、それぞれ（入力方路数）×（セル長（ビット数））だ
け必要である。このため、人出方路数が多くセル長が長
い場合には、ハード量が飛躍的に多くなるという問題が
あった。 これに対して、特開昭５９−１３５９９４号では、その
実施例で直並列変換多重器と並直列変換多重分離器の代
わりにローテーションマトリックスを使用してハード量
を小さくした例を挙げている。この場合には、バッファ
メモリはセルデータのビット位置毎に複数に分割され、
１つのセルのデータはそれぞれのバッファメモリにおい
て違うアドレスに書き込まれる方式であり、このままで
はバッファメモリを出線間で論理的に共有する方式に適
用することはできない。 本発明の目的は、バッファメモリを出線間で共有する方
式において、入力の直並列変換多重器と並直列変換多重
分離器の部分にローテーションマトリックスを使用して
、ハード量を小さくすることである。 〔課題を解決するための手段〕 ローテーションマトリックスとは、複数の入力に対し複
数の出力を回転接続するものである。すなわち、出力端
子数をＮとすると、入力端子番号に対して出力端子番号
はｎｏｄ　　Ｎで一定数ｎだけ加算される（入力端子番
号に対して出力端子番号はｎだけ加算されるが、その結
果、もし出力端子数Ｎを超える出力端子番号になった場
合には、その番号から出力端子数Ｎを引く）、シたがっ
て、ローテーションマトリックスは、セレクタのみで構
成できハード量も小さい。 入線側のローテーションマトリックスの各出力では、゛
セルの同じビット位置のデータが各入線から多重化され
るが、このとき、１つの入線のセルのデータはそれぞれ
の出力において別々のタイミングで出力される。ここで
、仮りにローテーションマトリックスを１オクテツト入
力する毎に接続を変えるとすると、入力端のローテーシ
ョンマトリックスの出力では、１つのセルデータはオク
テツト毎にずれて出力される。１オクテツト毎に分離さ
れたバッファメモリは、１オクテツト毎にずれたタイミ
ングで１つのセルのデータを書き込むが、このときバッ
ファメモリの書き込みアドレスをシフトレジスタでずら
し各バッファメモリに書き込みタイミングを合わせてア
ドレスを与えることにより、１つのセルのデータを格納
するアドレスが各バッファメモリにおいて全て同じにな
るようにする。これによりバッファメモリは各出線間で
共有できるようになる。 各バッファメモリから１つのセルのデータを読み出すと
きも、出線側のローテーションマトリックスが入出力間
の回転接続操作だけで出力すべき出線に１つのセルを出
力するように、シフトレジスタはセルのデータ１オクテ
ツト分ずつタイミングをずらしながら各バッファメモリ
に読み出しアドレスを与える。 〔作用〕 ローテーションマトリックスは、入出力間を回転接続す
るものであり、組合せ論理回路だけで構成できるのでハ
ード量も無視できるほど少ない。 また、アドレスシフトレジスタについては、先に仮定し
たようにローテーションマトリックスを１オクテツト入
力する毎に接続を変えるとすると、入力端のローテーシ
ョンマトリックスは、１つのセルの各データを１オクテ
ツト毎にずらして出方するので、ｌＦき込みアドレスを
遅延させるシフトレジスタは、１つのセルを１オクテツ
ト毎にずらしていく分だけ必要である。したがって、フ
リップフロップの数は、（アドレス長）×（セルのオク
テツト数）となる、読み出しアドレスのシフトレジスタ
のハード量も書き込みアドレスのシフトレジスタのハー
ド艦と同じである。 このように、ハード量の主要な量を示すフリップフロッ
プの数は、直並列変換多重器と並直列変換多重分離器−
誓用する従来方式では・　（人出力方略数）×（セル長
（ビット数））×２に対し、ローテーションマトリック
スとシフトレジスタを使用する本発明の方式では、（ア
ドレス長）×（セルのオクテツト数）Ｘ２となり、セル
長が長い場合や入出力方路数の多い場合には、本発明の
ハード量は相対的に少なくなる。 （実施例〕 第９図は、広帯域１８１３Ｎ用交換機の１実施例を示す
全体図である。固定長のセルは、光ファイバを通して、
Ｏ／ｌ（変換器１−１１〜Ｌ−ｎｍに入力され、パラレ
ル（またはシリアル）の電気信号に変換されて出力され
る。このときのセルフオーマットは、第１０図（Ａ）に
示すように論理チャネル番号１００とデータ１０１から
構成される。 論理チャネル番号変換付加ヘッダ挿入器２−１１〜２−
ｎｍは、上記入力セルの論理チャネル番号を変換すると
共に、そのセルの先頭に付加ヘッダ１０３を挿入し、第
１０図（Ｂ）に示すセルフオーマットにして出力する。 付加ヘッダ１０３は、そのセルが有肇（−夕を持つとき
は“ｌ”、空セル（有効データを持たないセル）のとき
は“０″を示す有効性表示フィールド１０４と、ルーチ
ング情報フィールド１０５とからなる。ルーティング情
報は、セルの行き先を示す情報であり、スイッチ３−１
〜３−ｎｌでのセルの出力光を決める。 第９図では、セルは３段のスイッチを通るので、ルーテ
ィング情報は３段分の情報を持つ、なお、スイッチ３−
１〜３−ｎｌについては、第１図で詳述するが、セルの
ルーティングと共に、複数の入力からセルが同じ出力に
ぶつかった場合に待合させをするためのバッファリング
も行う。３段のスイッチを通ったセルは、Ｅ１０Ｑ換器
４−１１〜４−ｎｍに入り、セルフオーマットを第９図
（Ｂ）から第９図（Ａ）になるように付加ヘッダを取り
除き、電気信号を光信号に変換して光ファイバへ出力す
る。 上記交換機におけるスイッチ３−１〜３−ｎｌの一実施
例を第１図に示す、第１図においては、８本にパラレル
化した電気信号線４束が入線としてローテーションマト
リックス１１に入力される。 したがって、それぞれの入線では、８ビツトパラレルに
セルが来る。このセルのセル長を５オクテツト、そのう
ち付加ヘッダのヘッダ長を１オクテツトとする。ローテ
ーションマトリックス１１では各入線のセルをオクテツ
ト毎に分け、付加ヘッダのある１オクテツト目を遅延回
路２１．２オクテツト目を遅延回路２２，３オクテツト
目を遅延回路２３，４オクテツト目を遅延回路２４，５
オクテツト目を遅延回路２５へ出力する。遅延回路２１
−２５にあるセルデータは、それぞれメモリ３１−３５
に書き込まれる。メモリ３１−３５に格納されているセ
ルデータが読み出されると、ローテーションマトリック
ス１２でそのセルの出力されるべき出線に出力される。 制御回路５は、その入力端子ＨＬ）にローテーションマ
トリックス１１の出力端子ＤＯｆからのセル付加ヘッダ
が入力され、その情報に応じてメモリ３０−３５に対す
る書き込みアドレスＷＡを出力する。シフトレジスタ４
１−４４は、書き込みアドレスを遅延させることにより
、１つのセルデータが各メモリ３０−３５に同じアドレ
スで書き込めるようにタイミング調整するための回路で
ある。 また、制御回路５の入力端子ＯＮには、カウンタ６２の
出力が入力され、そのカウンタ値に対応する出線のセル
が格納されているメモリのアドレスを読み出しアドレス
出力ＲＡから出力し、これをメモリ３０−３５の入力Ｋ
Ａに与える。シフトレジスタ４５−４８は、各メモリ３
０−３５からセルデータを読み出すタイミングを調整す
るための回路である。 なお、制御回路５は、出線毎にアドレスチェーンを組ん
でいて、１つのアドレスのデータを読み出すと、メモリ
３０から次に読み出すべきデータのアドレス（次アドレ
ス）も同時に読みだせるようになっている。メモリ３０
を使った制御回路５によるメモリ制御方式については、
第５図にて詳述する。 ローテーションマトリックス１１．１２は、それぞれカ
ウンタ６１，６２の値によって人出力間の接続を制御さ
れている。 第２図は、カウンタ６１の出力、ローテーションマトリ
ックス１１の人出力、およびメモリ３〇−３５の沓き込
み入力のタイミングチャートである。このタイミングチ
ャートでｉ−ｊとなっているものは、ｉが入線番号、ｊ
が１つのセルの何番目のオクテツトかを示す、ローテー
ションマトリックス１１の入力ＤＩｚでは、カウンタ値
が０のとき１オクテツト目が、カウンタ値が４のとき５
オクテツト目が入力される。すなわち、カウンタ値が０
から４まで変化する間に入力ＤＩｚには１セル分のデー
タが入力される。ローテーションマトリックス１１の入
力Ｄ　ｉ　ｚではカウンタ値が４から３まで変化する間
に、入力ＤＩａではカウンタ値が３から２まで変化する
間に、入力Ｌ）１４ではカウンタ値が２から１まで変化
する間に、それぞれ１セル分のデータが来る。ローテー
ションマトリックス１１では、カウンタ値に応じて人出
方間を回転接続していて、カウンタ値０のときは。 入力Ｌ）Ｉｉ、へ２．ＤＩｓ、ＤＩａはそれぞれ出力Ｌ
）０１．　Ｄｏｓ、　Ｌ）Ｏｓ、ｌ）０番にそのまま接
続される。カウンタ値１のときは、入力ＤＩｚ、Ｄｌｚ
。 １）Ｉδ、Ｌ）Ｉｉはそれぞれ出力Ｄｏｓ、　Ｌ）０８
．Ｌ）０４゜Ｄ　Ｏｓに接続され、入力番号に対し出力
番号は１ずつ増す、カウンタ値２のときは、入力Ｄ１．
。 Ｄ　Ｉｘｐ　Ｄ　Ｉａｓ　Ｄ　Ｉｉはそれぞれ出力Ｌ）
Ｏｓｅ　Ｄ　Ｏａ　＊Ｄｏｓ、Ｄｏｔに接続される。カ
ウンタ値３のときは、入力Ｄｉｎ、ＤＩｚ、Ｄｌａｅ　
ＩＩ）１４はそれぞれ出力ＤＯａ、ＤＯａ、Ｄｏｚｅ　
Ｌ）Ｏｘに接続される。 カウンタ値４のときは、入力Ｄ１１１　Ｄｌｚ、Ｄ１ａ
＊Ｌ）１４はそれぞれ出力１）Ｏｓ、　ＤＯＩ、　Ｄｏ
ｗｅｌ）Ｏｎに接続される。すなわち、ローテーション
マトリックス１１では、入力番号に対し出力番号は、カ
ウンタ値の分だけ増える。ただし、このとき出線番号が
５より大きくなったときは５だけ引き、人出方間を回転
接続させる。 この操作により、ローテーションマトリックス１１σ出
力Ｄ　Ｏｉは各入力からのセルの１オクテツト目が、出
力Ｄ　Ｏｘはセルの２オクテツト目が、出力Ｌ）０８は
六浩の３オクテツト目が、出力００４はセルの４オクテ
ツト目が、出力Ｌ）Ｏｌ５はセルの５オクテツト目が、
それぞれ出力される。また、１つのセルのデータは、オ
クテツト毎にタイミングがずれて、出力Ｄ　Ｏｌ−Ｄ　
Ｑ　ｅに出力される。このローテーションマトリックス
１１の構成については、後で第４図で詳述する。 ローテーションマトリックス１１の出力は、遅延回路２
１−２５を通して、メモリ３１−３５のデータ入力１）
ｌへ入力される。遅延回路２１−２５の遅延時間は、制
御回路５が入力ＨＬ）においてセルの付加ヘッダを入力
してから出力ＷＡにおいてメモリの書き込みアドレスを
出力するまでの時間と等しくする。 メモリ３０には、メモリ３１にセルの１オクテツト目が
入力すると同時に１次アドレスが入力ＤＩに入力される
。この次アドレスは、そのセルの出線においてそのセル
の次に出力されるべきセルの格納されているアドレスで
ある。このことについては、後で第５図で詳述する。 メモリ３１−３５に書き込まれるとき、１つのセルは１
オクテツトずつタイミングがずれてそれぞれのメモリに
書き込まれる。第１図におけるシフトレジスタ４１−４
４は、それぞれカウンタ６１の１力ウント分のタイミン
グの遅延斌を持ち、これによって、１つのセルのデータ
はメモリ３１−３５において同じアドレスに書き込まれ
る。 第３図は、カウンタ６２の出力、メモリ３０−３５の読
み出し出力、およびローテーションマトリックス１２の
出力のタイミングチャートである。 このタイミングチャートで、カウンタ出力以外はｉ−ｊ
で示されているが、ｉは出線番号、ｊは１つのセルの何
番目のオクテツトかを示す、出線番号１のセルは、カウ
ンタ値Ｏのときメモリ３１から、カウンタ値１のときメ
モリ３２がら、カウンタ値２のときメモリ３３から、カ
ウンタ値３のときメモリ３４から、カウンタ値４のとき
メモリ３５から、出力される。他の出線番号のセルのデ
ータも同様にメモリ３１−３５から１オクテツトずつず
れて出力される。この動作は、制御回路５の出力ＨＡか
らの読み出しアドレスをシフトレジスタ４５−４８でカ
ウンタ６２の１カウントずつ遅延させて実現している。 なお、制御回路Ｓからは、カウンタ値Ｏのときに出ｔｗ
、ｍ号１のセルの読み出しアドレスが、カウンタ値４の
ときに出線番号２のセルの読み出しアドレスが、カウン
タ値３のときに出線番号３のセルの読み出しアドレスが
、カウンタ値２のときに出線番号４のセルの読み出しア
ドレスが出力される。また、メモリ３０には、メモリ３
１と同時に読み出しアドレスが与えられ。 制御回路５の必要とする次アドレスが読み出される。 メモリ３１−３５の出力は、それぞれ、ローテーション
マトリックス１２の入力１）１１　　Ｄ工６へ接続され
てい、る、ローテーションマトリックス１２は、ローテ
ーションマトリックス１１と全く同じ動作をすることに
より、出力１）Ｏｆには出線番号１のセルを、出力Ｄ　
Ｏｚには出線番号２のセルを、出力Ｌ）０８には出線番
号３のセルを、出力Ｄ０４には出線番号４のセルを出力
することができる。 次に、第４図を用いてローテーションマトリックス１１
の構成例について説明する。セレクタ１３−１５は、入
力Ｓが“０”になると入力Ａを出力Ｙへ、入力Ｓが“１
″になると入力Ｂを出力Ｙへ接続する。したがって、セ
レクタ１５は、入力Ｓが“０″のときは入力をそのまま
対応出力番号端子へ出力するが、入力Ｓが“１”のとき
は入力を出力番号が１だけ大きい端子へ回転接続させる
。セレクタ１４は、入力Ｓが“０”のときは入力をその
まま対応出力番号端子へ出力するが、入力Ｓが“１”の
ときは入力を出力番号が２だけ大きい端子へ回転接続さ
せる。セレクタ１３は、入力Ｓが“０”のときは入力を
そのまま対応出力番号端子へ出力するが、入力Ｓが“１
”のときは入力を出力番号が４だけ大きい端子へ回転接
続させる。カウンタ６１の出力はローテーションマトリ
ックス１１の入力ＣＮ　’Ｉ’に接続され、ＬＳＢはセ
レクタ１５の入力Ｓに、ＭＳＢはセレクタ１３の入力Ｓ
に接続されているので、ローテーションマトリックス１
１の入出力間では、カウンタ値と同じだけ下に回転する
。 なお、ローテーションマトリックス１１では、５入力５
出力の構成であるが、外部からは４入力しかないので、
入力ＤＩｅはアースに落とす、また、ローテーションマ
トリックス１２は、４出力であり、第４図で出力１）０
８は外部に出力する必要はない。 第１図から第４図までの説明では、４入力４出力のセル
スイッチについてセル長５オクテツトの場合で説明した
が、一般にローテーションマトリックスを利用したセル
スイッチはセル長と同じ長さまで入出力数を増やすこと
ができる。また、セル長が長い場合には、数オクテツト
毎にカウンタ値を変化させるようにすれば、セルスイッ
チの入出力数がセル長（オクテツト数）の数分の１まで
になる。たとえば、７２オクテツトのセル長の場合、カ
ウンタ値を２オクテツト毎に変化するときは３６までの
入出力、カウンタ値が４オクテツト毎に変化するときは
１８までの入出力となる。 １１．１２にはフリップフロップがなく、ハード量は少
ない、カウンタ値がＡオクテツト毎に変化する場合、シ
フトレジスタ４１−４８に必要なフリッププロップの数
は全体で、（（セルのオクテツト数）÷Ａ）Ｘ　（Ｗき
込み（読み出し）アドレス長）×２となる。シフトレジ
スタ４１−４８を取り除く場合、メモリ３１−３５に同
時にパラレルに１つのセルを同じアドレスに書き込み、
および読み出しが行われるが、この場合には、ローテー
ションマトリックス１１の代わりに直並列変換多重器が
、ローテーションマトリックス１２の代わりに並直列変
換多重分離器が必要である。これらの変換器では、入線
、または出線毎に１セル分を格納するブリップフロップ
が必要となり、全体として、（セル長（ビット数））×
（入出力方路数）×２だけのフリップフロップが必要で
ある。 したがって、第１図の構成では、入出力方路数の多い大
規模なスイッチを構成する場合に、相対的にハード量が
小さくなる。また、セル長が数十オクテツトと兼くなる
場合にもこの構成は有効である。 次に第１図の制御回路５によるメモリ制御法について第
５図を用いて説明する。付加ヘッダは、前述したように
、有効性表示フィールド１０４とルーティング情報１０
５で構成される。有効性表示フィールド１０４は１ビツ
トであり、１４１　Ｉｔのときは使用中、ｌ（０１１の
ときは空、すなわち有効なデータがないことを示す。 第５図で、メモリのデータ書き込み動作では、書き込み
アドレスレジスタ（ＷＡＲ）　５１１−５１４の出力う
ちで、入力Ｈ１）に入力されろ付加ヘッダのルーティン
グ情報によって選ばれたものが、ＷＡＲセレクタ５０２
を通して書き込みアドレスとして出力され、有効性表示
ビットと共に制御回路５の出力ＷＡからメモリ３０−３
５へ転送される０入力ＨＬ）に入力される付加ヘッダの
ルーティング情報１０５は、ＷＡＲデコーダ５０１とＡ
ＮＤゲート５２１−５２４を通して、ルーティング情報
の示す出線番号のＷＡＲ５１１−５１４に、空アドレス
）／Ｉ？’０５０５から出力される未使用アドレスを書
き込ませる。このとき、空アドレスＰＩＦＯ５０５から
の未使用アドレスは、次アドレスとして制御回路５の出
力ＮＡＯからメモリ３０のデータ入力ＤＩへ転送される
。有効性表示ビットが空セルを示す“０”になっている
ときは、ＡＮＤゲート５２１−５２４を通してＷＡＲ５
１１−５１４への書き込みを禁止し、空アドレスＦｌ？
’０５０５からの出力も禁止する。この動作により、各
ＷＡＲ５１１−５１４には、各出線毎に次にセルを書き
込むべきアドレスが格納され、メモリ３０にもその次ア
ドレスが書き込まれ、セルがメモリに書き込まれるたび
にアドレスチェーンが更新されるようになっている。逆
にいえば、１つのセルをメモリから読み出すと、同時に
そのアドレスから次に読み出すべきセルのアドレス（次
アドレス）を読み出すことができるようになっている。 メモリのデータ読み出し動作では、読み出しアドレスレ
ジスタ（ＲＡＲ）５３１−５３４の出力のうちで、制御
回路５の入力ＣＮＴに入力されたカラン’ｌｌｄ　２の
値に示される次に読み出すべきセルの出線番号のＲＡＲ
出力が、ＲＡＲセレクタ５０３によって選ばれ、読み出
しアドレスとして制御回路５の出力ＲＡから出力され、
そのアドレスのセルのデータがメモリから続み出される
。このとき同時に、ＲＡＲデコーダ５０４は、制御回路
５の入力ＣＮＴに入力されたカウンタ６２の値に基づき
、ＡＮＩ）ゲート５４１−５４４を通して、次に読み出
すべきセルの出線番号に対応するＲＡＲを書き換え可能
にさせる。そして、そのＲＡＭは、メモリ３０から読み
出され制御回路５入力ＮＡＩに入力された次アドレスを
取り込む、この動作により、メモリからセルを読み出す
たびに１次に読み出すべきセルのアドレスをＲＡＲに格
納していくことができる。ＲＡＲセレクタ５０３から読
み出しアドレスが出力されると、そのアドレスのセルは
メモリから読み出さ九て、そのアドレスが未使用のアド
レスとなるので、そのアドレスは空アドレスＰＩＦＯ５
０５へ転送され、メモリに入力されてくるセルの書き込
みアドレスとして再び使用される。 なお、対応する出線番号のＷＡＲとＲＡＭは、その出線
に読み出すべきセルがないときに一致し。 読み出すべきセルがある場合には不一致となる。 不一致検出ＩＩ　（ＵＭ）５５１−５５４は、ＵＭセレ
クタ５０６を通して、上記有効性表示ビットを表示し、
もし読み出すべきセルがない空の状態（“Ｏ”＋７）状
態）ノトキハ、ＡＮＤゲート５４１−５４４を通して、
ＲＡＲを更新できないようにする。また、この有効性表
示ビットは、読み出しアドレスと共に、制御回路５の出
力ＲＡからメモリ３０−３５へ転送される。 第６図は、メモリ３０−３５の構成を示す、メモリの入
力ＷＡには、有効性表示ビットと書き込みアドレスが入
力され、有効性表示ビットにより２ポ一トＲＡＭ３０１
の書き込み可能／不可能を操作し、書き込みアドレスに
より２ポ一トＲＡＭ３０１に書き込むべきデータのアド
レスが与えられる。°メモリの入力ＲＡには、有効性表
示ビットと読み出しアドレスが入力され、有効性表示ビ
ットにより２ポ一トＲＡＭ３０１の続み出しｎ（能／不
可能を操作し、読み出しアドレスにより２ポ一トＲＡＭ
３０１に読み出すべきデータのアドレスが与えられる。 なお、ＫＡ入力の有効性表示ビットが空の状態（１′０
”の状１＃Ａ）のとき、セレクタ３０２は“０″を選択
し出力する。これにより、セル全体がすべて“Ｏ″とな
るので、有効性表示ビットも“０”となり、空セル（有
効データを持たないセル）がメモリから出力されるよう
になる。 上記実施例では、第９図に示すように、３段のスイッチ
の前に論理チャネル番号変換付加ヘッダ挿入器２−１１
〜２−ｎｍを設けていたが、この構成では、スイッチが
３段以外の構成となった（例えば４段または５段構成と
なったとき）付加ヘッダ挿入器もそれに対応して変えな
ければならない、スイッチの段数が変っても、各部分の
構成を変更することなく対処できるようにするためには
、例えば第９図において、論理チャネル番号変換付加ヘ
ッダ挿入器２−１１〜２−ｎｍを取り除き、各スイッチ
３−１〜３−ｎ“の構成を第７図に示すように第１図の
スイッチに対し論理チャネル番号付加ヘッダ挿入器７１
〜７４を各入線に設けた構成にすればよい、この場合、
スイッチの入出力でのセルフオーマットは第１０図（Ａ
）に示す論理チャネル番号１００とデータ１０１のみで
あり、論理チャネル番号付加ヘッダ挿入器７１〜７４で
付加するルーティング情報は、このスイッチの分だけと
なる。 スイッチの段数が変っても、各部分の構成を変更しなく
て済ませる他の方法としては１例えば第９図の論理チャ
ネル番号変換付加ヘッダ挿入器２−１１〜２−ｎｍを取
り除き、第１図の制御回路５に第８図に示すようにルー
ティングテーブルを設ける方法がある。第８図では、制
御回路５の入力ＨＤに論理チャネル番号が入力され、ル
ーティングテーブル５８７に転送され、ここで論理チャ
ネル番号を基に有効性表示ビットとルーティング情報を
引き出す、第５図の制御回路５と第８図の制御回路５は
、直接ルーティング情報によりメモリ制御を行うか、論
理チャネル番号からルーティング情報を得てからメモリ
制御を行うかの違いがある。そこで第８図のメモリ制御
回路５の構成と動作について述べる。 ルーティングテーブル５８７からのルーティング情報は
デコーダ５８１に与えられる。デコーダ５８１は、ＡＮ
Ｄゲート５７１−５７４を通して。 ルーティング情報の指定する出線のＰＩＦＯ５６１−５
６４に対し、空アドレスＦｌ）ｉ’０５０５から出力さ
れるアドレスの書き込みが可能になるように信号を送る
。このとき、空アドレスＰＩＦＯ５０５からのアドレス
は、書き込みアドレスとして、制御回路の出力ＷＡから
有効性表示ビットと共に出力され、メモリ３１−３５へ
書き込みアドレスを与える。 なお、有効性表示ビットが空状態を示すときは、ＡＮＤ
ゲート５７１−５７４を通して、ＦＩド０５６１−５６
４に書き込みを禁止すると共に、空アドレスＰＩＦＯ５
０５からアドレスを出力させない。 メモリからセルを読み出すときには、カウンタ値を入力
ＣＮＴから入力し、その値に対応する出線番号のＦ’　
Ｉド０をデコーダ５８４で読み出しでをセレクタ５８２
で選択し、選択された出力（読み出しアドレス）をセレ
クタ５８５を通してメモリ３１−３５に出力する。この
とき、読み出しアドレスは、セル読み出しに使用されて
、使用済みとなるので、空アドレスＰＩＦＯ５０５に入
力される。 この制御回路では、出線毎にＦＩＦＯがあり、セルが到
着する順にそのセルのアドレスが書き込まれていくので
、メモリ３０で格納すべき次アドレスは使用する必要は
なく、シたがってメモリ３０は不要となる。 各ＦＩＦＯ５６１−５６４では、ＥＮＰ出力からアドレ
スがある場合には“Ｏ″、ない場合には“１”を出力し
、セレクタ５８３とインバータ５８８を通して有効性表
示ビットを表示する。この信号は、空アドレスＰＩＦＯ
５０５の入力に読み出しアドレスの書き込みの可能／不
可能を操作する。また、この信号が空の状態のときには
、セレクタ５８５において、読み出しアドレスの代わり
に空アドレス発生器５８６から出力される空アドレスを
選択し出力される。メモリ３１−３５には、空アドレス
に空セルが書き込まれていて、読み出すべきセルがない
場合には、空アドレスにある空セルが出力される仕組に
なっている。したがって、この制御回路では、第６図の
空セルを選択するためのセレクタ３０２は不要となる。 なお、第８図の制御回路５を用いたスイッチでは、論理
チャネル番号の変換を行う構成になっていないが、これ
を実行する方法は、第８図の制御回路５のルーティング
テーブルから変換された論理チャネル番号が得られるよ
うにし、この論理チャネル番号が元の論理チャネル番号
に替わってスイッチのメモリに格納されるようにすれば
よい。

【発明の効果】

本発明によれば、ローテーションマトリックスとシフト
レジスタが、従来使用されている直並列変換多重器と並
直列変換多重分離器の代わりになる。これにより、従来
の変換器では、（入出力方路数）×（セル長（ビット数
））×２だけのフリップスロップが必要であるのに対し
、本発明でローテーションマトリックスが１オクテツト
毎に回転接続を変化させる場合、ローテーションマトリ
ックスとシフトレジスタの部分は、（アドレス長）×（
セルのオクテツト数）×２だけのスリッププロップでよ
い、したがって、セル長の長い場合には、本発明のハー
ド量は相対的に小さくなる。また、スイッチの規模が大
きくなると、メモリのアドレス長の増加よりも入出力方
路数の増加の方が大きいので、この場合も本発明のハー
ド量は相対的に小さくなる。

【図面の簡単な説明】

第１図は本発明のスイッチングシステムの」実施例を示
す図、第２図と第３図は第１図の各部の動作を示すタイ
ミングチャート、第４図は第１図におけるローテーショ
ンマトリックス１１の１実施例を示す図、第５図は第１
図における制御回路５の１実施例を示す図、第６図は第
１図におけるメモリ３０の１実施例を示す図、第７図は
本発明のスイッチングシステムの別の実施例を示す図、
第８１！！ｌは制御回路５の別の実施例を示す図、第９
図は広帯域ｌ５ＤＮ用交換機の全体構成の１例を示す図
、第１０図（Ａ）、（Ｂ）はセルフオーマットを示す図
である。 ５・・・制御回路、１１．１２・・・ローテーションマ
トリックス、１３〜１５・・・セレクタ、２１〜２５・
・・遅延回路、３０〜３５・・・メモリ、４１〜４８・
・・シフトレジスタ、６１．６２・・・カウンタ、７１
〜７４・・・論理チャネル番号変換付加ヘッダ挿入器、
３０１・・・２ポ一トＲＡＭ、３０２・・・セレクタ、
５０１・・・ＷＡＲデコーダ、５０２・・・ＷＡＲセレ
クタ、５０３・・・ＭＡＲセレクタ、５０４・・・ＲＡ
Ｍデコーダ、５０５・・・空アドレスＦＩＦ０．５０６
・・・不一致検出ｍ　（ＵＭ）セレクタ、５１１〜５１
４・・・書き込みアドレスレジスタ（ＷＡＲ）　、　５
２１〜５２４．５４１〜５４４・・・ＡＮＤゲート、５
３１〜５３４・・・読み出しアドレスレジスタ（ＲＡＲ
）５５１〜５５４・・・不一致検出器（ｔＪＭ）、５６
１〜５６４・・・ＦＩＦＯ１５７１〜５７４・・・ＡＮ
Ｌ）ゲート、５８１，５８４・・・デコーダ、５８２，
５８３゜５８５・・・セレクタ、５８６・・・空アドレ
ス発生器。 ５８７・・・ルーティングテーブル、５８８・・・イン
バータ、１−１１〜１−ｎｍ−０／Ｅ変換器、２−１１
〜２−ｎｍ・・・論理チャネル番号変換付加ヘッダ挿入
器、３−１〜３−ｎｌ・・・スイッチ、４−Ｚ七す３５
社力 猶 図 纂 − − ノー クセ９３５入力 猶 −５３−５２−５ノー５ 第 す 記 （Ｂン

Claims (1)

1. 【特許請求の範囲】 １、ヘッダ部と情報部からなる固定長のセルを用いて、
   複数の入線と複数の出線間で通信情報を該ヘッダ部に含
   まれる情報に基づき交換するスイッチングシステムにお
   いて、 各入線のセルデータを入力し、入出力間を回転接続し、
   複数の出力において常に各入線のセルデータの同じビッ
   ト位置を出力するように制御する第１のローテーション
   マトリックスと、上記第１のローテーションマトリック
   スの複数の出力に対応して、その出力をデータ書き込み
   入力とする複数のメモリと、 上記複数のメモリのデータ読み出し出力からのセルデー
   タを入力し、各出線に該出線に出力すべきセルデータが
   出力されるように入出力間を回転接続する第２のローテ
   ーションマトリックスと、 上記第１のローテーションマトリックスの出力のうちで
   ヘッダ部を出力する出力を入力し、上記複数のメモリの
   書き込みアドレスと読み出しアドレスとを出力するメモ
   リ制御回路と、上記複数のメモリに対し、１つの入線の
   セルデータが同じ書き込みアドレスに書き込まれるよう
   に書き込みアドレスのタイミングをずらす第１のシフト
   レジスタと、 上記複数のメモリから読み出されるセルデータが上記第
   ２のローテーションマトリックスにおいて出力すべき出
   線にセルデータが出力されるように、各メモリに入力さ
   れる読み出しアドレスのタイミングをずらす第２のシフ
   トレジスタとを設けたことを特徴とするスイッチングシ
   ステム。 ２、ヘッダ部と情報部からなるｋ×ｐビットの固定長の
   セルを用いて、入線ｍ束（ｍ≦ｋ）と出線ｎ束（ｎ≦ｋ
   ）間で通信情報を該ヘッダ部に含まれる情報に基づき交
   換するｍ入力ｎ出力のスイッチングシステムにおいて、 ０から（ｋ−１）までカウントアップし、 （ｋ−１）のときは０に戻る操作を繰り返す第１のカウ
   ンタと、 上記第１のカウンタの値がｊ（０≦ｊ≦（ｋ−１））の
   ときに、ｉ番目（０≦ｉ≦（ｍ−１））の入線のセルデ
   ータを、（ｉ＋ｊ）≦（ｋ−１）のときは（ｉ＋ｊ）番
   目のｐ本の線に、（ｉ＋ｊ）≧ｋのときは（ｉ＋ｊ−ｋ
   ）番目のｐ本の線に出力する第１のローテーションマト
   リックスと、 上記第１のカウンタと同じ構成の第２のカウンタと、 上記第２のカウンタがｊのとき、ｋ束ｐ本の入力線のう
   ちｉ番目（０≦ｉ≦（ｋ−１））のｐ本の入力線のセル
   データを、（ｉ＋ｊ）≦（ｎ−１）のときは（ｉ＋ｊ）
   番目の出線に、ｋ≦（ｉ＋ｊ）≦（ｎ＋ｋ−１）のとき
   は（ｉ＋ｊ−ｋ）番目の出線に出力する第２のローテー
   ションマトリックスと、 上記第１のローテーションマトリックスのｉ番目（０≦
   ｉ≦（ｋ−１））の出力ｐ本のセルデータを書き込みデ
   ータとして入力し、上記第２のローテーションマトリッ
   クスのｉ番目の入力ｐ本のセルデータを読み出しデータ
   として出力するｉ番目のｐビットパラレル入出力メモリ
   と、 上記第１のローテーションマトリックスの出力のうちで
   ヘッダ部の出力を入力し、ヘッダ部のセルデータを書き
   込む上記０番目のメモリに書き込みアドレスを出力し、
   上記第２のカウンタの値を入力し、上記０番目のメモリ
   に読み出しアドレスを出力するメモリ制御回路と、 上記（ｉ−１）番目のメモリの書き込みアドレス入力に
   入力されるアドレスを入力し、上記ｉ番目のメモリの書
   き込みアドレス入力にアドレスを出力する第１のシフト
   レジスタと、 上記（ｉ−１）番目のメモリの読み出しアドレス入力に
   入力されるアドレスを入力し、上記ｉ番目のメモリの読
   み出しアドレス入力にアドレスを出力する第２のシフト
   レジスタとを設けたことを特徴とするスイッチングシス
   テム。 ３、第１請求項、または第２請求項のスイッチングシス
   テムにおいて、 上記メモリ制御回路が、出線に対応した２種類のレジス
   タの組（書き込みアドレスレジスタと続み出しアドレス
   レジスタ）と、メインバッファの使用していない空アド
   レスを格納する空アドレスＦＩＦＯ（ＦｉｒｓｔＩｎＦ
   ｉｒｓｔＯｕｔＢｕｆｆｅｒ）と、次に読み出すべきセ
   ルのアドレスを格納する次アドレスメモリとから構成さ
   れ、 セルを上記メモリに書き込むときは、そのセルの出線に
   対応する書き込みアドレスレジスタから書き込みアドレ
   スを出力し、同時に空アドレスＦＩＦＯから出力される
   アドレスを上記次アドレスメモリと書き込みアドレスレ
   ジスタに書き込み、 セルをメモリから読み出すときは、そのセルの出線に対
   応する続み出しアドレスレジスタから読み出しアドレス
   を出力し、空アドレスＦＩＦＯは該読み出しアドレスを
   入力し、同時に次アドレスメモリから読み出される次ア
   ドレスを読み出しアドレスレジスタに書き込むことによ
   り、各出線において、読み出しアドレスレジスタに、上
   記メモリと上記次アドレスメモリにそれぞれ最初に読み
   出すべきセルデータと次アドレスとが書き込まれている
   アドレスが格納されていて、書き込みアドレスレジスタ
   には、次にスイッチに到着するセルを書き込むべきメモ
   リ上のアドレスが格納されていて、読み出しアドレスレ
   ジスタを始点とし書き込みアドレスレジスタを終点とす
   る出線毎にチェーンを形成するバッファリングを行うこ
   とを特徴とするスイッチングシステム。 ４、第１請求項、または第２請求項のスイッチングシス
   テムにおいて、 上記メモリ制御回路が、各出線毎にメモリからセルを読
   み出す順にアドレスを格納する出線別アドレスＦＩＦＯ
   と、上記メモリで使用していない空アドレスを格納して
   おく空アドレスＦＩＦＯとから構成され、 セルを上記メモリに書き込むときは、空アドレスＦＩＦ
   Ｏから書き込みアドレスを出力し、それと同時に該書き
   込みアドレスをそのセルの出線に対応する出線別アドレ
   スＦＩＦＯに入力し、 セルを上記メモリから読み出すときは、読み出すべきセ
   ルの出線に対応する出線別アドレスＦＩＦＯから読み出
   しアドレスを出力し、それと同時に該読み出しアドレス
   を空アドレスＦＩＦＯに入力することを特徴とするスイ
   ッチングシステム。 ５、第１請求項〜第４請求項のいずれかのスイッチング
   システムにおいて、ヘッダ部に論理チャネル番号を持つ
   セルをスイッチングシステムの入線から入力し、該論理
   チャネル番号からそのセルの出線を選び、該出線番号を
   スイッチングシステム内で使用するスイッチ内ヘッダと
   してセルに付加する出線番号付加器を、上記第１のロー
   テーションマトリックスの入力に設けたことを特徴とす
   るスイッチングシステム。 ６、第１請求項〜第４請求項のいずれかのスイッチング
   システムにおいて、ヘッダ部に論理チャネル番号を持つ
   セルをスイッチングシステムの入線から入力し、上記第
   １のローテーションマトリックスのヘッダ出力と上記メ
   モリ制御回路のヘッダ入力の間に、該論理チャネル番号
   を入力すると出線番号を出力する出線番号テーブルを設
   けたことを特徴とするスイッチングシステム。 ７．第１請求項〜第６請求項のいずれかのスイッチング
   システムにおいて、上記メモリ制御回路において、次に
   読み出すべき出線のセルがないことを検出し、上記複数
   のメモリに検出結果を出力する第１の手段を設け、上記
   複数のメモリにおいて、上記第１の手段から出力すべき
   セルがないことを通知されると、メモリの代わりに空セ
   ル（有効な情報のないセル）のデータを出力する第２の
   手段を設けたことを特徴とするスイッチングシステム。 ８、第１請求項〜第６請求項のいずれかのスイッチング
   システムにおいて、上記複数のメモリに、空セルのデー
   タを格納する空アドレスを設け、上記メモリ制御回路に
   おいて、次に読み出すべき出線のセルがないことを検出
   すると読み出しアドレスとして空アドレスを出力する第
   ３の手段を設けたことを特徴とするスイッチングシステ
   ム。