JPH02113360A - 光学スキャナー用データ読取り装置 - Google Patents
光学スキャナー用データ読取り装置Info
- Publication number
- JPH02113360A JPH02113360A JP26625088A JP26625088A JPH02113360A JP H02113360 A JPH02113360 A JP H02113360A JP 26625088 A JP26625088 A JP 26625088A JP 26625088 A JP26625088 A JP 26625088A JP H02113360 A JPH02113360 A JP H02113360A
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- JP
- Japan
- Prior art keywords
- data
- signal
- interface
- serial
- bit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、光学スキャナーからの読取りデータを取込む
各種のシリアルインターフェースをそれぞれ個々に接続
する複数の信号コネクタを設けた光学スキャナー用デー
タ読取り装置に関する。
各種のシリアルインターフェースをそれぞれ個々に接続
する複数の信号コネクタを設けた光学スキャナー用デー
タ読取り装置に関する。
［従来の技術］
光学スキャナーのインターフェース仕様として、例えば
０ＣＩＡインターフエース、Ｒ５−２３２Ｃインターフ
エースがある。これらはシリアルインターフェースであ
る。
０ＣＩＡインターフエース、Ｒ５−２３２Ｃインターフ
エースがある。これらはシリアルインターフェースであ
る。
０ＣＩＡインターフエースを使用して光学スキャナーか
らデータを読取る場合は第３図に示すデータ読取り装置
を使用している。
らデータを読取る場合は第３図に示すデータ読取り装置
を使用している。
この装置は０ＣＩＡインターフエースと接続される０Ｃ
ＩＡスキヤナ一信号コネクタ１を設け、ＣＰＵによるソ
フトウェア制御によってタイミング回路２が制御されて
信号コネクタ１のＣＬＯＣＫ端子にクロック信号が供給
され、その信号コネクタ１のＤＡＴＡ ＲＴＮ端子と
ＤＡＴＡ端子から出力されるデータのビット信号をフォ
トカブラ３及びゲート４を介してＣＰＵが取込みように
なっている。
ＩＡスキヤナ一信号コネクタ１を設け、ＣＰＵによるソ
フトウェア制御によってタイミング回路２が制御されて
信号コネクタ１のＣＬＯＣＫ端子にクロック信号が供給
され、その信号コネクタ１のＤＡＴＡ ＲＴＮ端子と
ＤＡＴＡ端子から出力されるデータのビット信号をフォ
トカブラ３及びゲート４を介してＣＰＵが取込みように
なっている。
この装置におけるデータとクロック信号のタイミングを
示すと第４図に示すようになっている。
示すと第４図に示すようになっている。
すなわちデータは第４図の（ａ）に示すように最初がス
タートビットでその後に８ビツトのビット信号ｂｏ−ｂ
７が続く。そして第４図の（ｂ）に示すクロック信号の
立下がりによって各ビット信号を取込みようにしている
。この０ＣＩＡインターフエースを使用したときには時
間ｔｌ、ｔ２．ｔ３．ｔ４はそれぞれｔ１≧３μｓ、ｔ
２≧１．５μＳ、、ｔ３≧１．５μ５１ｔ４≦１６５μ
ｓにする必要がある。
タートビットでその後に８ビツトのビット信号ｂｏ−ｂ
７が続く。そして第４図の（ｂ）に示すクロック信号の
立下がりによって各ビット信号を取込みようにしている
。この０ＣＩＡインターフエースを使用したときには時
間ｔｌ、ｔ２．ｔ３．ｔ４はそれぞれｔ１≧３μｓ、ｔ
２≧１．５μＳ、、ｔ３≧１．５μ５１ｔ４≦１６５μ
ｓにする必要がある。
このように０ＣＩＡインターフエースを使用して光学ス
キャナーからデータを取込むときのタイミングは比較的
早いタイミングとなる。
キャナーからデータを取込むときのタイミングは比較的
早いタイミングとなる。
また、Ｒ８−２３２Ｃインターフエースを使用して光学
スキャナーからデータを読取る場合は第５図に示すデー
タ読取り装置を使用している。
スキャナーからデータを読取る場合は第５図に示すデー
タ読取り装置を使用している。
この装置はＲ５−２３２Ｃインターフエースと接続され
るＲ８−２３２Ｃスキヤナ一信号コネクタ５及びＵＡＲ
Ｔ （直並列及び並直列変換可能な送受信装置）を構成
する汎用の通信制御用ＬＳＩ６を設け、この通信制御用
ＬＳＩ６によってインターフェースを制御してデータを
ビットシリアルに取込むようになっている。
るＲ８−２３２Ｃスキヤナ一信号コネクタ５及びＵＡＲ
Ｔ （直並列及び並直列変換可能な送受信装置）を構成
する汎用の通信制御用ＬＳＩ６を設け、この通信制御用
ＬＳＩ６によってインターフェースを制御してデータを
ビットシリアルに取込むようになっている。
そしてこのＲ５−２３２Ｃインターフエースを使用して
データを取込むときのタイミングは比較的遅いタイミン
グとなる。
データを取込むときのタイミングは比較的遅いタイミン
グとなる。
［発明が解決しようとする課題］
このように０ＣＩＡインターフエースを使用した場合と
Ｒ３−２３２Ｃインターフエースを使用した場合ではソ
フトウェアの制御も異なり、特に０ＣＩＡインターフエ
ースを使用した場合には複雑なソフトウェア制御が必要
となりＣＰＵの負担も大きくなる問題があった。
Ｒ３−２３２Ｃインターフエースを使用した場合ではソ
フトウェアの制御も異なり、特に０ＣＩＡインターフエ
ースを使用した場合には複雑なソフトウェア制御が必要
となりＣＰＵの負担も大きくなる問題があった。
従ってこれらの異なるインターフェースのいずれにも対
処し得るデータ読取り装置を作成する場合に、単に従来
の装置をそのまま使用したのではＣＰＵの制御がさらに
繁雑となり、負担が大きくなる問題があった。
処し得るデータ読取り装置を作成する場合に、単に従来
の装置をそのまま使用したのではＣＰＵの制御がさらに
繁雑となり、負担が大きくなる問題があった。
そこで本発明は、各種のインターフェースを接続してデ
ータを読取ることが可能であり、しかもＣＰＵへの負担
を軽減できるデータ読取り装置を提供しようとするもの
である。
ータを読取ることが可能であり、しかもＣＰＵへの負担
を軽減できるデータ読取り装置を提供しようとするもの
である。
［課題を解決するための手段］
本発明は、光学スキャナーからの読取りデータを取込む
各種のシリアルインターフェースをそれぞれ個々に接続
する複数の信号コネクタと、この各信号コネクタを介し
て入力される各種インターフェースから出力されるデー
タのビット信号で一番出力タイミングの遅いビット信号
に合わせてクロック信号を発生するとともにデータに対
応する所定数のクロック信号を発生するとＣＰＵへの割
込み信号を発生するタイミング回路と、このタイミング
回路からのクロック信号に応動して各信号コネクタを介
して入力される各種インターフェースから出力されるデ
ータのビット信号を取込みシリアル−パラレル変換する
シリアル−パラレル変換用シフトレジスタを設け、ＣＰ
Ｕは割込み信号の入力によってシリアル−パラレル変換
用シフトレジスタからデータをパラレルに読込むもので
・ある。
各種のシリアルインターフェースをそれぞれ個々に接続
する複数の信号コネクタと、この各信号コネクタを介し
て入力される各種インターフェースから出力されるデー
タのビット信号で一番出力タイミングの遅いビット信号
に合わせてクロック信号を発生するとともにデータに対
応する所定数のクロック信号を発生するとＣＰＵへの割
込み信号を発生するタイミング回路と、このタイミング
回路からのクロック信号に応動して各信号コネクタを介
して入力される各種インターフェースから出力されるデ
ータのビット信号を取込みシリアル−パラレル変換する
シリアル−パラレル変換用シフトレジスタを設け、ＣＰ
Ｕは割込み信号の入力によってシリアル−パラレル変換
用シフトレジスタからデータをパラレルに読込むもので
・ある。
［作用］
このような構成の本発明においては、ある信号コネクタ
にそのコネクタに対応するシリアルインターフェースが
接続されると、タイミング回路から発生するクロック信
号によってその接続されているインターフェースからの
データのビット信号をシリアル−パラレル変換用シフト
レジスタに順次取込む。そしてシフトレジスタにデータ
を構成する所定数のビット信号が取込まれるとタイミン
グ回路からＣＰＵに割込み信号が発生し、ＣＰＵはシフ
トレジスタからデータをパラレルに読込む。
にそのコネクタに対応するシリアルインターフェースが
接続されると、タイミング回路から発生するクロック信
号によってその接続されているインターフェースからの
データのビット信号をシリアル−パラレル変換用シフト
レジスタに順次取込む。そしてシフトレジスタにデータ
を構成する所定数のビット信号が取込まれるとタイミン
グ回路からＣＰＵに割込み信号が発生し、ＣＰＵはシフ
トレジスタからデータをパラレルに読込む。
そしてシフトレジスタへのビット信号の取込みは接続可
能な各種インターフェースの中でビット信号の出力タイ
ミングが一番遅いインターフエースからのビット信号に
合わせたタイミングにしているのですべてのインターフ
ェースからのビット信号を問題なくシフトレジスタに取
込みことができる。
能な各種インターフェースの中でビット信号の出力タイ
ミングが一番遅いインターフエースからのビット信号に
合わせたタイミングにしているのですべてのインターフ
ェースからのビット信号を問題なくシフトレジスタに取
込みことができる。
［実施例］
以下、本発明の実施例を図面を参照して説明する。
第１図において、１１は光学スキャナーからのデータを
取込みそのデータをシリアルなビット信号として出力す
るシリアルインターフェースとしての０ＣＩＡインター
フエースを接続する０ＣＩＡスキヤナ一信号コネクタ、
１２は別の光学スキャナーからのデータを取込みそのデ
ータをシリアルなビット信号として出力するシリアルイ
ンターフェースとしてのＲ３−２３２Ｃインターフエー
スを接続するＲ３−２Ｂ２Ｃスキヤナ一信号コネクタで
ある。
取込みそのデータをシリアルなビット信号として出力す
るシリアルインターフェースとしての０ＣＩＡインター
フエースを接続する０ＣＩＡスキヤナ一信号コネクタ、
１２は別の光学スキャナーからのデータを取込みそのデ
ータをシリアルなビット信号として出力するシリアルイ
ンターフェースとしてのＲ３−２３２Ｃインターフエー
スを接続するＲ３−２Ｂ２Ｃスキヤナ一信号コネクタで
ある。
前記０ＣＩＡスキヤナ一信号コネクタ１１から出力され
る０ＣＩＡインターフエースからのビット信号（データ
）をフォトカブラ１３及びオアゲート１４を介してシリ
アル−パラレル変換用シフトレジスタ１５に供給してい
る。また前記Ｒ５−２３２Ｃスキヤナ一信号コネクタ１
２から出力されるＲ５−２３２Ｃインターフエースから
のビット信号（データ）をドライバーレシーバ１６及び
前記オアゲート１４を介して前記シフトレジスタ１５に
供給している。前記シフトレジスタ１５は取込んだシリ
アルなビット信号をパラレル変換し、ＣＰＵ （図示せ
ず）から入力コマンド（１）が入力されるとＣＰＵへの
パスラインにデータをパラレルに出力するようにしてい
る。
る０ＣＩＡインターフエースからのビット信号（データ
）をフォトカブラ１３及びオアゲート１４を介してシリ
アル−パラレル変換用シフトレジスタ１５に供給してい
る。また前記Ｒ５−２３２Ｃスキヤナ一信号コネクタ１
２から出力されるＲ５−２３２Ｃインターフエースから
のビット信号（データ）をドライバーレシーバ１６及び
前記オアゲート１４を介して前記シフトレジスタ１５に
供給している。前記シフトレジスタ１５は取込んだシリ
アルなビット信号をパラレル変換し、ＣＰＵ （図示せ
ず）から入力コマンド（１）が入力されるとＣＰＵへの
パスラインにデータをパラレルに出力するようにしてい
る。
１７は前記オアゲート１４を介して入力されるデータを
検出してクロック信号を発生するタイミング回路で、こ
のタイミング回路１７からのクロック信号を前記シフト
レジスタ１５にデータ入力タイミング用として供給する
とともに前記０ＣＩＡスキヤナ一信号コネクタ１１のク
ロック端子に０ＣＩＡインターフエースのデータ出力タ
イミング用として供給している。また前記タイミング回
路１７はデータが８ビツトとしてクロック信号を８個発
生した後にＣＰＵに割込み信号を供給し、かつＣＰＵが
データの読込みを行なう為に入力コマンド（１）を出力
すると割込み信号の出力を停止させるようにしている。
検出してクロック信号を発生するタイミング回路で、こ
のタイミング回路１７からのクロック信号を前記シフト
レジスタ１５にデータ入力タイミング用として供給する
とともに前記０ＣＩＡスキヤナ一信号コネクタ１１のク
ロック端子に０ＣＩＡインターフエースのデータ出力タ
イミング用として供給している。また前記タイミング回
路１７はデータが８ビツトとしてクロック信号を８個発
生した後にＣＰＵに割込み信号を供給し、かつＣＰＵが
データの読込みを行なう為に入力コマンド（１）を出力
すると割込み信号の出力を停止させるようにしている。
このタイミング回路１７は発振器１８からの基準クロッ
クによってクロック信号を作成するようになっている。
クによってクロック信号を作成するようになっている。
１９はデータラッチ回路で、このデータラッチ回路１９
はＣＰＵに制御されて前記０ＣＩＡスキヤナ一信号コネ
クタ１１を介して０ＣＩＡインターフエースにリセット
信号を出力するとともに、前記ＲＳ−２３２Ｃスキャナ
ー信号コネクタ１２を介してＲ５−２３２Ｃインターフ
エースにＣＴＳ （送信可）信号を出力するようにして
いる。
はＣＰＵに制御されて前記０ＣＩＡスキヤナ一信号コネ
クタ１１を介して０ＣＩＡインターフエースにリセット
信号を出力するとともに、前記ＲＳ−２３２Ｃスキャナ
ー信号コネクタ１２を介してＲ５−２３２Ｃインターフ
エースにＣＴＳ （送信可）信号を出力するようにして
いる。
前記Ｒ５−２３２Ｃスキヤナ一信号コネクタ１２からの
ＲＴＳ（送信要求）信号及びＳＥＮ信号をＣＰＵからの
入力コマンド（２）によって制御されるゲート２０．２
１を介してＣＰＵへ供給するようにしている。
ＲＴＳ（送信要求）信号及びＳＥＮ信号をＣＰＵからの
入力コマンド（２）によって制御されるゲート２０．２
１を介してＣＰＵへ供給するようにしている。
このような構成の本実施例においては、データを構成す
るスタートビット及び各ビット信号す。
るスタートビット及び各ビット信号す。
〜ｂ７を取込むときにタイミング回路１７から発生する
クロック信号のタイミングは第２図の（ａ）及び（ｂ）
に示すようになる。そしてデータの伝送速度の遅いＲ３
−２３２Ｃインターフエースの伝送速度を９６００ｂｐ
ｓとすると、時間ｔ１ｔ２．ｔ３．ｔ４をそれぞれｔ、
’１１０４μ５１ｔ２ζ５２μｓ、ｔ３！＝＝５２μｓ
、ｔ４≦１，５μＳにすればＲ５−２３２Ｃインターフ
エースからのデータをシフトレジスタ１５に取込むこと
ができる。
クロック信号のタイミングは第２図の（ａ）及び（ｂ）
に示すようになる。そしてデータの伝送速度の遅いＲ３
−２３２Ｃインターフエースの伝送速度を９６００ｂｐ
ｓとすると、時間ｔ１ｔ２．ｔ３．ｔ４をそれぞれｔ、
’１１０４μ５１ｔ２ζ５２μｓ、ｔ３！＝＝５２μｓ
、ｔ４≦１，５μＳにすればＲ５−２３２Ｃインターフ
エースからのデータをシフトレジスタ１５に取込むこと
ができる。
またこのように時間ｔ１．ｔ２．ｔ３．ｔ４を設定すれ
ば０ＣＩＡインターフエースからのデータを取込むとき
の条件であるｔ１≧３μ５１ｔ２≧１．５μＳ、、ｔ３
≧１．５μｓ、ｔ４≦１．５μＳも満足することになる
。
ば０ＣＩＡインターフエースからのデータを取込むとき
の条件であるｔ１≧３μ５１ｔ２≧１．５μＳ、、ｔ３
≧１．５μｓ、ｔ４≦１．５μＳも満足することになる
。
従ってこのようなタイミングでタイミング回路１７から
のクロック信号を発生すればシフトレジスタ１５は０Ｃ
ＩＡインターフエースからもＲ５−２３２Ｃインターフ
エースからもデータを取込むことができる。
のクロック信号を発生すればシフトレジスタ１５は０Ｃ
ＩＡインターフエースからもＲ５−２３２Ｃインターフ
エースからもデータを取込むことができる。
そしてタイミング回路１７から８個のクロック信号が発
生するとシフトレジスタ１５には８ビツトのデータが格
納されたことになり、タイミング回路１７は第２図の（
Ｃ）に示すように次のクロック信号の立上がりに同期し
てＣＰＵへ割込み信号を出力する。
生するとシフトレジスタ１５には８ビツトのデータが格
納されたことになり、タイミング回路１７は第２図の（
Ｃ）に示すように次のクロック信号の立上がりに同期し
てＣＰＵへ割込み信号を出力する。
こうしてＣＰＵは入力コマンド（１）をシフトレジスタ
１５に供給してそのシフトレジスタ１５からデータをパ
ラレルに読込む。また入力コマンド（１）によってタイ
ミング回路１７は割込み信号の出力を停止する。
１５に供給してそのシフトレジスタ１５からデータをパ
ラレルに読込む。また入力コマンド（１）によってタイ
ミング回路１７は割込み信号の出力を停止する。
このように０ＣＩＡインターフエース及びＲ５−２３２
Ｃインターフエースというそれぞれ異なるインターフェ
ースからのデータをタイミング回路１７からのクロック
信号とシリアル−パラレル変換用シフトレジスタ１５に
よって読込むことができ、ＣＰＵは割込みによってその
シフトレジスタ１５からデータを読込むのみのソフトウ
ェア制御でよく、特に０ＣＩＡインターフエースに対し
てもソフトウェアによるビット制御が全く不要となりＣ
ＰＵの負担を大幅に軽減できる。しかも２種のインター
フェースに対して対処でき汎用性を向上できる。
Ｃインターフエースというそれぞれ異なるインターフェ
ースからのデータをタイミング回路１７からのクロック
信号とシリアル−パラレル変換用シフトレジスタ１５に
よって読込むことができ、ＣＰＵは割込みによってその
シフトレジスタ１５からデータを読込むのみのソフトウ
ェア制御でよく、特に０ＣＩＡインターフエースに対し
てもソフトウェアによるビット制御が全く不要となりＣ
ＰＵの負担を大幅に軽減できる。しかも２種のインター
フェースに対して対処でき汎用性を向上できる。
［発明の効果コ
以上詳述したように本発明によれば、各種のインターフ
ェースを接続してデータを読取ることが可能であり、し
かもＣＰＵへの負担を軽減できるデータ読取り装置を提
供できるものである。
ェースを接続してデータを読取ることが可能であり、し
かもＣＰＵへの負担を軽減できるデータ読取り装置を提
供できるものである。
第１図は本発明の実施例を示す回路図、第２図は同実施
例のタイミング波形図、第３図乃至第５図は従来例を示
すもので、第３図は０ＣＩＡインターフエース用の回路
図、第４図は第３図におけるタイミング波形図、第５図
はＲ３−２３２Ｃインターフエース用の回路図である。 １１・・・０ＣＩＡスキヤナ一信号コネクタ、１２・・
・Ｒ３−２３２Ｃスキヤナ一信号コネクタ、１５・・・
シリアル−パラレル変換用シフトレジスタ、１７・・・
タイミング回路。 出願人代理人 弁理士 鈴江武彦
例のタイミング波形図、第３図乃至第５図は従来例を示
すもので、第３図は０ＣＩＡインターフエース用の回路
図、第４図は第３図におけるタイミング波形図、第５図
はＲ３−２３２Ｃインターフエース用の回路図である。 １１・・・０ＣＩＡスキヤナ一信号コネクタ、１２・・
・Ｒ３−２３２Ｃスキヤナ一信号コネクタ、１５・・・
シリアル−パラレル変換用シフトレジスタ、１７・・・
タイミング回路。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 光学スキャナーからの読取りデータを取込む各種のシリ
アルインターフェースをそれぞれ個々に接続する複数の
信号コネクタと、この各信号コネクタを介して入力され
る前記各種インターフェースから出力されるデータのビ
ット信号で一番出力タイミングの遅いビット信号に合わ
せてクロック信号を発生するとともにデータに対応する
所定数のクロック信号を発生するとＣＰＵへの割込み信
号を発生するタイミング回路と、このタイミング回路か
らのクロック信号に応動して前記各信号コネクタを介し
て入力される前記各種インターフェースから出力される
データのビット信号を取込みシリアル−パラレル変換す
るシリアル−パラレル変換用シフトレジスタを設け、前
記ＣＰＵは割込み信号の入力によって前記シリアル−パ
ラレル変換用シフトレジスタからデータをパラレルに読
込むことを特徴とする光学スキャナー用データ読取り装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26625088A JPH02113360A (ja) | 1988-10-24 | 1988-10-24 | 光学スキャナー用データ読取り装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26625088A JPH02113360A (ja) | 1988-10-24 | 1988-10-24 | 光学スキャナー用データ読取り装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113360A true JPH02113360A (ja) | 1990-04-25 |
Family
ID=17428363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26625088A Pending JPH02113360A (ja) | 1988-10-24 | 1988-10-24 | 光学スキャナー用データ読取り装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113360A (ja) |
-
1988
- 1988-10-24 JP JP26625088A patent/JPH02113360A/ja active Pending
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