JPH02113441U - - Google Patents
Info
- Publication number
- JPH02113441U JPH02113441U JP2229489U JP2229489U JPH02113441U JP H02113441 U JPH02113441 U JP H02113441U JP 2229489 U JP2229489 U JP 2229489U JP 2229489 U JP2229489 U JP 2229489U JP H02113441 U JPH02113441 U JP H02113441U
- Authority
- JP
- Japan
- Prior art keywords
- output
- loop circuit
- circuit
- controlled oscillator
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
第１図は本考案に係る位相同期ループ回路の一
実施例を示す構成ブロツク図、第２図は位相同期
ループ回路の従来例を示す構成ブロツク図、第３
図は第２図装置の出力周波数範囲を示す図である
。 ２……第１の位相比較部、４，１２……第１の
スイツチ手段、５……演算増幅器、６……電圧制
御発振器、１０……第２の位相比較部、１３……
第１のオフセツト電圧回路、１４……第１の比較
手段、１５……第２のオフセツト電圧回路、１６
……第２の比較手段、１７，１８……第２のスイ
ツチ手段、２０……第３のスイツチ手段、Ｃ……
積分用キヤパシタ、Ｓ１……第１の基準信号、Ｓ
３……第２の基準信号、ｆ０……出力周波数、Ｖ
Ｒ……上限設定値、−ＶＲ……下限設定値、ＳＲ
……ロツク外れ信号。
実施例を示す構成ブロツク図、第２図は位相同期
ループ回路の従来例を示す構成ブロツク図、第３
図は第２図装置の出力周波数範囲を示す図である
。 ２……第１の位相比較部、４，１２……第１の
スイツチ手段、５……演算増幅器、６……電圧制
御発振器、１０……第２の位相比較部、１３……
第１のオフセツト電圧回路、１４……第１の比較
手段、１５……第２のオフセツト電圧回路、１６
……第２の比較手段、１７，１８……第２のスイ
ツチ手段、２０……第３のスイツチ手段、Ｃ……
積分用キヤパシタ、Ｓ１……第１の基準信号、Ｓ
３……第２の基準信号、ｆ０……出力周波数、Ｖ
Ｒ……上限設定値、−ＶＲ……下限設定値、ＳＲ
……ロツク外れ信号。
Claims (1)
- 電圧制御発振器の出力に基づく信号と第１の基
準信号との位相差を第１の位相比較部で検出し前
記第１の位相比較部の出力を積分器を介して前記
電圧制御発振器の入力に帰還する主ループ回路と
、前記電圧制御発振器の出力に基づく信号と第２
の基準信号との位相差を第２の位相比較部で検出
し前記第２の位相比較部の出力を前記積分器を介
して前記電圧制御発振器の入力に帰還し前記主ル
ープ回路よりも大きなキヤプチヤレンジを有する
プリチユーンループ回路とを具備し、ロツク外れ
信号が発生すると前記プリチユーンループ回路と
前記主ループ回路とを第１のスイツチ手段で切換
え動作することにより前記電圧制御発振器の出力
周波数を前記主ループのキヤプチヤレンジ内の周
波数にロツクする位相同期ループ回路において、
負の電圧を出力する第１のオフセツト電圧回路と
、正の電圧を出力する第２のオフセツト電圧回路
と、前記第１または第２のオフセツト電圧回路の
出力電圧のいずれかを前記積分器に入力する第２
のスイツチ手段と、前記積分器の出力を上限設定
値と比較する第１の比較手段と、前記積分器の出
力を下限設定値と比較する第２の比較手段とを備
え、電圧制御発振器の出力周波数に対応して第２
のスイツチ手段を制御し、第２または第３の比較
手段からロツク外れ信号を出力するように構成し
たことを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229489U JPH02113441U (ja) | 1989-02-28 | 1989-02-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229489U JPH02113441U (ja) | 1989-02-28 | 1989-02-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113441U true JPH02113441U (ja) | 1990-09-11 |
Family
ID=31240276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229489U Pending JPH02113441U (ja) | 1989-02-28 | 1989-02-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113441U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06303131A (ja) * | 1993-04-15 | 1994-10-28 | Nec Corp | Ｐｌｌ回路 |
-
1989
- 1989-02-28 JP JP2229489U patent/JPH02113441U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06303131A (ja) * | 1993-04-15 | 1994-10-28 | Nec Corp | Ｐｌｌ回路 |