JPH06303131A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH06303131A JPH06303131A JP5111181A JP11118193A JPH06303131A JP H06303131 A JPH06303131 A JP H06303131A JP 5111181 A JP5111181 A JP 5111181A JP 11118193 A JP11118193 A JP 11118193A JP H06303131 A JPH06303131 A JP H06303131A
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- JP
- Japan
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- loop
- frequency
- clock
- low
- phase
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- 230000001052 transient effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路において、広キャプチュアレンジ
と狭帯域および低定常位相偏差を同時に満足する。 【構成】 位相比較周波数の高いループI と位相比較周
波数の低いループIIの二つのループを有し、位相比較周
波数の低いループIIは位相比較周波数の高いループI よ
りも、応答速度を十分高く設定している。
と狭帯域および低定常位相偏差を同時に満足する。 【構成】 位相比較周波数の高いループI と位相比較周
波数の低いループIIの二つのループを有し、位相比較周
波数の低いループIIは位相比較周波数の高いループI よ
りも、応答速度を十分高く設定している。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋ Ｌｏｏｐ）回路に係り、特にＰＬＬループの制
御に関するものである。
ｏｃｋ Ｌｏｏｐ）回路に係り、特にＰＬＬループの制
御に関するものである。
【０００２】
【従来の技術】従来のＰＬＬ回路の一例を図２に示し説
明する。従来のＰＬＬ回路はこの図２に示すように、基
準クロックパルスが印加される入力端子２１と、この入
力端子２１に入力された基準クロックパルスと出力クロ
ックをＮ（Ｎ：任意の自然数）分周回路２７によって分
周したクロックとの位相差を検出し誤差信号を発生する
位相比較器２２と、この位相比較器２２からの誤差信号
の低周波成分を抽出する低域フィルタ２３と、この低域
フィルタ２３の抽出信号を増幅する増幅器２４と、この
増幅器２４の出力信号により発振周波数が制御される電
圧制御発振器２５および出力クロックが得られる出力端
子２６を有している。
明する。従来のＰＬＬ回路はこの図２に示すように、基
準クロックパルスが印加される入力端子２１と、この入
力端子２１に入力された基準クロックパルスと出力クロ
ックをＮ（Ｎ：任意の自然数）分周回路２７によって分
周したクロックとの位相差を検出し誤差信号を発生する
位相比較器２２と、この位相比較器２２からの誤差信号
の低周波成分を抽出する低域フィルタ２３と、この低域
フィルタ２３の抽出信号を増幅する増幅器２４と、この
増幅器２４の出力信号により発振周波数が制御される電
圧制御発振器２５および出力クロックが得られる出力端
子２６を有している。
【０００３】そして、電圧制御発振器２５は入力端子２
１に入力される基準クロックパルスの周波数ｆｓのＮ倍
を中心周波数として発振し、Ｎ分周回路２７を経て基準
クロック周波数ｆｓとほぼ同じ周波数ｆｏで位相比較器
２２へ帰還している。入力端子２１に入力された基準ク
ロックパルス（周波数ｆｓ）は、位相比較器２２へ入力
され、電圧制御発振器２５の出力をＮ分周した周波数ｆ
ｏのクロックパルスと位相を比較され、低域フィルタ２
３を経て、位相比較した２つの周波数の差に応じた誤差
電圧を生じ、増幅器２４で増幅した後電圧制御発振器２
５を直流的に制御する。
１に入力される基準クロックパルスの周波数ｆｓのＮ倍
を中心周波数として発振し、Ｎ分周回路２７を経て基準
クロック周波数ｆｓとほぼ同じ周波数ｆｏで位相比較器
２２へ帰還している。入力端子２１に入力された基準ク
ロックパルス（周波数ｆｓ）は、位相比較器２２へ入力
され、電圧制御発振器２５の出力をＮ分周した周波数ｆ
ｏのクロックパルスと位相を比較され、低域フィルタ２
３を経て、位相比較した２つの周波数の差に応じた誤差
電圧を生じ、増幅器２４で増幅した後電圧制御発振器２
５を直流的に制御する。
【０００４】
【発明が解決しようとする課題】この従来のＰＬＬ回路
では、ＰＬＬのキャプチュアレンジとループの帯域およ
びループ利得を独立して設定できない。すなわち、ＰＬ
Ｌを広ダイナミックレンジ、かつ狭帯域にするためには
位相比較周波数を低くすることが必要であり、これによ
りループ利得が低くなってしまい、定常位相偏差の増大
につながり、逆に定常位相偏差を低減するためにループ
利得を高くすると、ループは広帯域となり、ジッタの伝
達特性が劣化するというなどの問題があった。本発明は
かかる問題を解決するためになされたもので、広キャプ
チュアレンジ、狭帯域、および低定常位相偏差を同時に
満足するＰＬＬ回路を得ることを目的とする。
では、ＰＬＬのキャプチュアレンジとループの帯域およ
びループ利得を独立して設定できない。すなわち、ＰＬ
Ｌを広ダイナミックレンジ、かつ狭帯域にするためには
位相比較周波数を低くすることが必要であり、これによ
りループ利得が低くなってしまい、定常位相偏差の増大
につながり、逆に定常位相偏差を低減するためにループ
利得を高くすると、ループは広帯域となり、ジッタの伝
達特性が劣化するというなどの問題があった。本発明は
かかる問題を解決するためになされたもので、広キャプ
チュアレンジ、狭帯域、および低定常位相偏差を同時に
満足するＰＬＬ回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明のＰＬＬ回路は、
入力端子に入力されたクロック信号と出力クロックをＮ
（Ｎ：任意の自然数）分周回路によって分周したクロッ
クとの位相差を検出し第１の誤差信号を発生する第１の
位相比較器と、上記第１の誤差信号の低周波成分を抽出
する第１の低域フィルタと、この第１の低域フィルタの
抽出信号を増幅する第１の増幅器と、この第１の増幅器
の出力信号に応答して上記出力クロックを周波数制御し
て送出する電圧制御発振器により構成される第１のルー
プと、上記入力端子に入力されたクロック信号を第１の
Ｍ（Ｍ：任意の自然数）分周回路によりＭ分周した１／
Ｍクロック信号と上記出力クロックを上記Ｎ分周回路と
第２のＭ分周回路によってＮ×Ｍ分周したクロックとの
位相差を検出し第２の誤差信号を発生する第２の位相比
較器と、上記第２の誤差信号の低周波成分を抽出する第
２の低域フィルタと、この第２の低域フィルタの抽出信
号を増幅する第２の増幅器と、この第２の増幅器の出力
信号に応答して上記出力クロックを周波数制御して送出
する電圧制御発振器により構成され、上記第１のループ
よりも応答速度の高い第２のループの、二つのループに
より構成されるものである。
入力端子に入力されたクロック信号と出力クロックをＮ
（Ｎ：任意の自然数）分周回路によって分周したクロッ
クとの位相差を検出し第１の誤差信号を発生する第１の
位相比較器と、上記第１の誤差信号の低周波成分を抽出
する第１の低域フィルタと、この第１の低域フィルタの
抽出信号を増幅する第１の増幅器と、この第１の増幅器
の出力信号に応答して上記出力クロックを周波数制御し
て送出する電圧制御発振器により構成される第１のルー
プと、上記入力端子に入力されたクロック信号を第１の
Ｍ（Ｍ：任意の自然数）分周回路によりＭ分周した１／
Ｍクロック信号と上記出力クロックを上記Ｎ分周回路と
第２のＭ分周回路によってＮ×Ｍ分周したクロックとの
位相差を検出し第２の誤差信号を発生する第２の位相比
較器と、上記第２の誤差信号の低周波成分を抽出する第
２の低域フィルタと、この第２の低域フィルタの抽出信
号を増幅する第２の増幅器と、この第２の増幅器の出力
信号に応答して上記出力クロックを周波数制御して送出
する電圧制御発振器により構成され、上記第１のループ
よりも応答速度の高い第２のループの、二つのループに
より構成されるものである。
【０００６】
【作用】本発明においては、位相比較周波数の高いルー
プと位相比較周波数の低いループの二つのループを有
し、位相比較周波数の低いループは位相比較周波数の高
いループよりも応答速度を十分高く設定している。
プと位相比較周波数の低いループの二つのループを有
し、位相比較周波数の低いループは位相比較周波数の高
いループよりも応答速度を十分高く設定している。
【０００７】
【実施例】つぎに本発明について図面を参照して説明す
る。図１は本発明によるＰＬＬ回路の一実施例を示すブ
ロック図である。この図１において、１は基準クロック
パルスが印加される基準クロックパルス入力端子（以
下、入力端子と呼称する）、２はこの入力端子１に入力
されたクロック信号と出力クロックをＮ分周回路７によ
って分周したクロックとの位相差を検出し誤差信号を発
生する位相比較器、３はこの位相比較器２からの誤差信
号の低周波成分を抽出する低域フィルタ、４はこの低域
フィルタ３の抽出信号を増幅する増幅器、５はこの増幅
器４の出力信号に応答して出力クロックを周波数制御し
て送出する電圧制御発振器で、これらは位相比較周波数
の高いループI を構成している。６は出力クロックが得
られる出力端子である。
る。図１は本発明によるＰＬＬ回路の一実施例を示すブ
ロック図である。この図１において、１は基準クロック
パルスが印加される基準クロックパルス入力端子（以
下、入力端子と呼称する）、２はこの入力端子１に入力
されたクロック信号と出力クロックをＮ分周回路７によ
って分周したクロックとの位相差を検出し誤差信号を発
生する位相比較器、３はこの位相比較器２からの誤差信
号の低周波成分を抽出する低域フィルタ、４はこの低域
フィルタ３の抽出信号を増幅する増幅器、５はこの増幅
器４の出力信号に応答して出力クロックを周波数制御し
て送出する電圧制御発振器で、これらは位相比較周波数
の高いループI を構成している。６は出力クロックが得
られる出力端子である。
【０００８】１０は入力端子１に入力されたクロック信
号をＭ分周回路８によりＭ分周した１／Ｍクロック信号
と、出力クロックをＮ分周回路７とＭ分周回路９によっ
てＮ×Ｍ分周したクロックとの位相差を検出し誤差信号
を発生する位相比較器、１１はこの位相比較器１０から
の誤差信号の低周波成分を抽出する低域フィルタ、１２
はこの低域フィルタ１１の抽出信号を増幅する増幅器、
５はこの増幅器１２の出力信号に応答して出力クロック
を周波数制御して送出する電圧制御発振器で、これらは
位相比較周波数の低いループIIを構成している。
号をＭ分周回路８によりＭ分周した１／Ｍクロック信号
と、出力クロックをＮ分周回路７とＭ分周回路９によっ
てＮ×Ｍ分周したクロックとの位相差を検出し誤差信号
を発生する位相比較器、１１はこの位相比較器１０から
の誤差信号の低周波成分を抽出する低域フィルタ、１２
はこの低域フィルタ１１の抽出信号を増幅する増幅器、
５はこの増幅器１２の出力信号に応答して出力クロック
を周波数制御して送出する電圧制御発振器で、これらは
位相比較周波数の低いループIIを構成している。
【０００９】つぎにこの図１に示す実施例の動作を説明
する。まず、位相比較周波数の高いループI において
は、入力端子１からのクロック信号と、出力クロックを
Ｎ分周回路７によって分周したクロックとの位相差を位
相比較器２で検出し誤差信号を発生する。この誤差信号
の低周波成分は低域フィルタ３によって抽出され、この
低域フィルタ３の抽出信号は増幅器４で増幅されその出
力信号は電圧制御発振器５に印加される。この電圧制御
発振器５は増幅器４の出力信号に応答して出力クロック
を周波数制御して出力端子６に送出する。
する。まず、位相比較周波数の高いループI において
は、入力端子１からのクロック信号と、出力クロックを
Ｎ分周回路７によって分周したクロックとの位相差を位
相比較器２で検出し誤差信号を発生する。この誤差信号
の低周波成分は低域フィルタ３によって抽出され、この
低域フィルタ３の抽出信号は増幅器４で増幅されその出
力信号は電圧制御発振器５に印加される。この電圧制御
発振器５は増幅器４の出力信号に応答して出力クロック
を周波数制御して出力端子６に送出する。
【００１０】つぎに、位相比較周波数の低いループIIに
おいては、入力端子１に入力されたクロック信号をＭ分
周回路８によりＭ分周した１／Ｍクロック信号と、出力
クロックをＮ分周回路７とＭ分周回路９によってＮ×Ｍ
分周したクロックとの位相差を位相比較器１０で検出し
誤差信号を発生する。この誤差信号の低周波成分は低周
波フィルタ１１によって抽出され、この低域フィルタ１
１の抽出信号は増幅器１２で増幅され、その出力信号は
電圧制御発振器５に印加される。この電圧制御発振器５
は増幅器１２の出力信号に応答して出力クロックを周波
数制御して出力端子６に送出する。
おいては、入力端子１に入力されたクロック信号をＭ分
周回路８によりＭ分周した１／Ｍクロック信号と、出力
クロックをＮ分周回路７とＭ分周回路９によってＮ×Ｍ
分周したクロックとの位相差を位相比較器１０で検出し
誤差信号を発生する。この誤差信号の低周波成分は低周
波フィルタ１１によって抽出され、この低域フィルタ１
１の抽出信号は増幅器１２で増幅され、その出力信号は
電圧制御発振器５に印加される。この電圧制御発振器５
は増幅器１２の出力信号に応答して出力クロックを周波
数制御して出力端子６に送出する。
【００１１】ここで、位相比較周波数の低いループII
は、位相比較器１０の入力部にＭ分周回路８，９を備え
ているため、位相比較周波数がループI よりも１／Ｍ低
い。また、ループIIはループI よりも応答速度が十分高
くなるよう設定する。そして、ＰＬＬが過渡状態にある
ときは応答速度の高いループIIの特性が支配的であるた
め、ＰＬＬの過渡応答はループIIの開ループ利得と低域
フィルタ１１によって決まる。また、ＰＬＬが定常状態
にあるときのループ利得は、位相比較周波数の高いルー
プI が支配的となるため、ループI の利得が定常位相偏
差を決定するものである。
は、位相比較器１０の入力部にＭ分周回路８，９を備え
ているため、位相比較周波数がループI よりも１／Ｍ低
い。また、ループIIはループI よりも応答速度が十分高
くなるよう設定する。そして、ＰＬＬが過渡状態にある
ときは応答速度の高いループIIの特性が支配的であるた
め、ＰＬＬの過渡応答はループIIの開ループ利得と低域
フィルタ１１によって決まる。また、ＰＬＬが定常状態
にあるときのループ利得は、位相比較周波数の高いルー
プI が支配的となるため、ループI の利得が定常位相偏
差を決定するものである。
【００１２】
【発明の効果】以上説明したように本発明は、位相比較
周波数の高いループと位相比較周波数の低いループの二
つのループを有し、位相比較周波数の低いループは位相
比較周波数の高いループよりも、応答速度を十分高く設
定しているので、ＰＬＬが過渡状態にあるときは応答速
度の高いループの特性が支配的となり、位相比較周波数
の低いループは容易にキャプチュアレンジを広くとり、
かつループを狭帯域とすることができる効果がある。ま
た、ＰＬＬが定常状態にあるときのループ利得は、位相
比較周波数が高く高利得であるループが支配的となり、
定常位相偏差を低減することができるという効果を有す
る。
周波数の高いループと位相比較周波数の低いループの二
つのループを有し、位相比較周波数の低いループは位相
比較周波数の高いループよりも、応答速度を十分高く設
定しているので、ＰＬＬが過渡状態にあるときは応答速
度の高いループの特性が支配的となり、位相比較周波数
の低いループは容易にキャプチュアレンジを広くとり、
かつループを狭帯域とすることができる効果がある。ま
た、ＰＬＬが定常状態にあるときのループ利得は、位相
比較周波数が高く高利得であるループが支配的となり、
定常位相偏差を低減することができるという効果を有す
る。
【図１】本発明によるＰＬＬ回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】従来のＰＬＬ回路の一例を示すブロック図であ
る。
る。
１ 基準クロックパルス入力端子 ２ 位相比較器 ３ 低域フィルタ ４ 増幅器 ５ 電圧制御発振器 ６ 出力端子 ７ Ｎ分周回路 ８，９ Ｍ分周回路 １０ 位相比較器 １１ 低域フィルタ １２ 増幅器
Claims (1)
- 【請求項１】 入力端子に入力されたクロック信号と出
力クロックをＮ（Ｎ：任意の自然数）分周回路によって
分周したクロックとの位相差を検出し第１の誤差信号を
発生する第１の位相比較器と、前記第１の誤差信号の低
周波成分を抽出する第１の低域フィルタと、この第１の
低域フィルタの抽出信号を増幅する第１の増幅器と、こ
の第１の増幅器の出力信号に応答して前記出力クロック
を周波数制御して送出する電圧制御発振器により構成さ
れる第１のループと、前記入力端子に入力されたクロッ
ク信号を第１のＭ（Ｍ：任意の自然数）分周回路により
Ｍ分周した１／Ｍクロック信号と前記出力クロックを前
記Ｎ分周回路と第２のＭ分周回路によってＮ×Ｍ分周し
たクロックとの位相差を検出し第２の誤差信号を発生す
る第２の位相比較器と、前記第２の誤差信号の低周波成
分を抽出する第２の低域フィルタと、この第２の低域フ
ィルタの抽出信号を増幅する第２の増幅器と、この第２
の増幅器の出力信号に応答して前記出力クロックを周波
数制御して送出する電圧制御発振器により構成され前記
第１のループよりも応答速度の高い第２のループの、二
つのループにより構成されることを特徴とするＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111181A JP2643766B2 (ja) | 1993-04-15 | 1993-04-15 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111181A JP2643766B2 (ja) | 1993-04-15 | 1993-04-15 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303131A true JPH06303131A (ja) | 1994-10-28 |
| JP2643766B2 JP2643766B2 (ja) | 1997-08-20 |
Family
ID=14554553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5111181A Expired - Lifetime JP2643766B2 (ja) | 1993-04-15 | 1993-04-15 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643766B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159455A (ja) * | 2003-11-20 | 2005-06-16 | Kawasaki Microelectronics Kk | 位相周波数比較装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113441U (ja) * | 1989-02-28 | 1990-09-11 | ||
| JPH03256410A (ja) * | 1990-03-07 | 1991-11-15 | Shinsaku Mori | 周波数シンセサイザ |
-
1993
- 1993-04-15 JP JP5111181A patent/JP2643766B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113441U (ja) * | 1989-02-28 | 1990-09-11 | ||
| JPH03256410A (ja) * | 1990-03-07 | 1991-11-15 | Shinsaku Mori | 周波数シンセサイザ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159455A (ja) * | 2003-11-20 | 2005-06-16 | Kawasaki Microelectronics Kk | 位相周波数比較装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643766B2 (ja) | 1997-08-20 |
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