JPH02113530A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH02113530A JPH02113530A JP1229450A JP22945089A JPH02113530A JP H02113530 A JPH02113530 A JP H02113530A JP 1229450 A JP1229450 A JP 1229450A JP 22945089 A JP22945089 A JP 22945089A JP H02113530 A JPH02113530 A JP H02113530A
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
- H10W20/4405—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being aluminium
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＡｌ（Ｓｉ、 Ｃｕ）の層を特にスパッターに
より堆積し、次いでエツチングにより構造を形成して、
導体トラックを半導体本体の表面上に形成する半導体素
子の製造方法に関するものである。
より堆積し、次いでエツチングにより構造を形成して、
導体トラックを半導体本体の表面上に形成する半導体素
子の製造方法に関するものである。
（従来の技術）
この種の方法は、ジェー・エレクトロケム・ソック （
Ｊ、 Ｅｌｅｃｔｒｏｃｈｅｍ、 Ｓａｃ、）： ｒソ
リッド・ステート・サイアンス・アンド・テクノロジー
」１３３（１９８６）、 ７．１４８９〜９１により知
られている。
Ｊ、 Ｅｌｅｃｔｒｏｃｈｅｍ、 Ｓａｃ、）： ｒソ
リッド・ステート・サイアンス・アンド・テクノロジー
」１３３（１９８６）、 ７．１４８９〜９１により知
られている。
半導体素子、更に特に集積回路を製造する間、例えば０
〜２重量％のＳｉおよび０．５〜４重量％のＣｕを含有
するＡｌ（Ｓｉ、 Ｃｕ）の層が接続導体として極めて
適していることが立証された。
〜２重量％のＳｉおよび０．５〜４重量％のＣｕを含有
するＡｌ（Ｓｉ、 Ｃｕ）の層が接続導体として極めて
適していることが立証された。
かかるＡｌ（Ｓｉ、 Ｃｕ）層を、例えばＴｔＷ＋ ５
ｉｏＺ、 ＴｔＮ。
ｉｏＺ、 ＴｔＮ。
５ｉ３Ｎａ＋ Ｓｉ＋−またはＡｈａ、から形成された
表面にスパッタすることにより堆積させる間この表面と
の境界に約０．１ ｍｍのＣＬＩＡｌｇの沈澱か形成さ
れる。
表面にスパッタすることにより堆積させる間この表面と
の境界に約０．１ ｍｍのＣＬＩＡｌｇの沈澱か形成さ
れる。
温度処理に伴うＡ１層におけるこれ等の沈澱は溶解しＡ
１粒子境界で一層小さい沈澱として堆積する。
１粒子境界で一層小さい沈澱として堆積する。
特にこのようにして電気移動効果が広範囲に抑圧される
。
。
ＣＩ含有プラズマ（例えばＣ１４＋ ＢＣｌｉ ＋ Ａ
ｒ）中でエツチングすることにより所望の導体トラック
を、かかる層から形成する場合には、ＣｕＡ１ｚ沈澱が
十分にエツチングされず導体トラックの鋭い輪郭が得ら
れない場合がある。更に、高度のエツチング選択が必要
とされる。極めて小さい構造の場合、更に上記沈澱によ
り短絡がおこる危険がある。
ｒ）中でエツチングすることにより所望の導体トラック
を、かかる層から形成する場合には、ＣｕＡ１ｚ沈澱が
十分にエツチングされず導体トラックの鋭い輪郭が得ら
れない場合がある。更に、高度のエツチング選択が必要
とされる。極めて小さい構造の場合、更に上記沈澱によ
り短絡がおこる危険がある。
常温でスパッターにより堆積したＡｌ（Ｓｉ、 Ｃｕ）
層の場合Ｃｕの沈澱が僅かに生ずるだけであることが、
ジエー・アプル・フィズＵ、 Ａｐｐｌ、 Ｐｈｙｓ）
５９（１９８６年６月）１１．第３７６８〜３７７３
頁により既に知られている。
層の場合Ｃｕの沈澱が僅かに生ずるだけであることが、
ジエー・アプル・フィズＵ、 Ａｐｐｌ、 Ｐｈｙｓ）
５９（１９８６年６月）１１．第３７６８〜３７７３
頁により既に知られている。
（発明が解決しようとする課題）
本発明の目的は、ＣＩ含有プラズマ中で特に満足にエツ
チングすることができる、できるだけ均一なＡｌ（Ｓｉ
、 Ｃｕ）層が得られるような方法で序文に記載した種
類の方法を実施することにある。
チングすることができる、できるだけ均一なＡｌ（Ｓｉ
、 Ｃｕ）層が得られるような方法で序文に記載した種
類の方法を実施することにある。
（課題を解決するための手段）
本発明において、この目的は先ず連続層が形成されるよ
うに多量のＡｌ（Ｓｉ）を堆積し、次いで同じ処理工程
で、所望の層厚が達成されるまで他のＡｌ（Ｓｉ、 Ｃ
ｕ）を堆積することで達成される。
うに多量のＡｌ（Ｓｉ）を堆積し、次いで同じ処理工程
で、所望の層厚が達成されるまで他のＡｌ（Ｓｉ、 Ｃ
ｕ）を堆積することで達成される。
かかる方法においては、ＡｌＣｕの沈澱は例えばＳｉＯ
□の表面並びにＡｌ（Ｓｉ）とＡｌ（Ｓｉ、 Ｃｕ）の
間の界面のいずれにも形成されない。更に、ＣｕはＡｔ
（Ｓｉ、 Ｃｕ）層に均一に分布する。形成される層は
、Ｃｕ含有プラズマ中で極めて満足にエツチングするこ
とができる。エツチング後層を温度処理する場合には、
電気移動が比較的小さいので望ましい粒子の境界におけ
る沈澱が層全体に亘り均一に分布する。
□の表面並びにＡｌ（Ｓｉ）とＡｌ（Ｓｉ、 Ｃｕ）の
間の界面のいずれにも形成されない。更に、ＣｕはＡｔ
（Ｓｉ、 Ｃｕ）層に均一に分布する。形成される層は
、Ｃｕ含有プラズマ中で極めて満足にエツチングするこ
とができる。エツチング後層を温度処理する場合には、
電気移動が比較的小さいので望ましい粒子の境界におけ
る沈澱が層全体に亘り均一に分布する。
本発明の他の具体例は特許請求の範囲第２項乃至第１６
項から明らかである。
項から明らかである。
本発明においては、Ａｌ（Ｓｉ、 Ｃｕ）を堆積する間
の温度を、Ａｌ（Ｓｉ）を堆積する間の温度に対して上
げるのが好ましい。更に特に先ずＡｌ（Ｓｉ）を１００
〜１５０℃の温度で堆積する。従って約５０ｎｍの連続
層の厚さが得られる。次いで、Ａｌ（Ｓｉ、 Ｃｕ）を
２００〜４００℃の高温で堆積させる。
の温度を、Ａｌ（Ｓｉ）を堆積する間の温度に対して上
げるのが好ましい。更に特に先ずＡｌ（Ｓｉ）を１００
〜１５０℃の温度で堆積する。従って約５０ｎｍの連続
層の厚さが得られる。次いで、Ａｌ（Ｓｉ、 Ｃｕ）を
２００〜４００℃の高温で堆積させる。
第１の連続（即ち密着） Ａｌ（Ｓｉ）層の厚さは特に
堆積中の温度に左右される。層を周囲温度で堆積させる
場合には、３０ｎｍの厚さで連続し、２５０℃の堆積温
度では１２０ｎｍの厚さで連続し、４００℃の堆積温度
では３００ｎｍの厚さで連続する。更にこれ等の値は他
の堆積条件（装置の種類、堆積速度等）に左右される。
堆積中の温度に左右される。層を周囲温度で堆積させる
場合には、３０ｎｍの厚さで連続し、２５０℃の堆積温
度では１２０ｎｍの厚さで連続し、４００℃の堆積温度
では３００ｎｍの厚さで連続する。更にこれ等の値は他
の堆積条件（装置の種類、堆積速度等）に左右される。
（実施例）
次に図面を参照して本発明を実施例につき説明する。
第１〜６図は本発明の方法で製造した半導体素子の連続
する製造段階における生成物の部分断面図である。個々
の層の寸法、更に特に）７さは明瞭にするため、寸法通
りに記載してない。
する製造段階における生成物の部分断面図である。個々
の層の寸法、更に特に）７さは明瞭にするため、寸法通
りに記載してない。
第１図は珪素のＮ導電型半導体本体１中に形成されたｐ
−チャンネルＭＯ５トランジスタを示し、ソース３、ト
レーン２およびゲート４はポリシリコンからなり、これ
等は既知のシリサイド（ｓ ｉ １ ｉｃ １ｄｅ）（
自己整列シリサイド）法によりＴｉＳｉｘ層５で被覆さ
れている。埋設フィールド酸化物を２１で示す。
−チャンネルＭＯ５トランジスタを示し、ソース３、ト
レーン２およびゲート４はポリシリコンからなり、これ
等は既知のシリサイド（ｓ ｉ １ ｉｃ １ｄｅ）（
自己整列シリサイド）法によりＴｉＳｉｘ層５で被覆さ
れている。埋設フィールド酸化物を２１で示す。
第２図は第１図の構造体が酸化珪素Ｎ６で被覆された構
造を示し、Ｎ６に接点間ロアを設け、これをＴｉＷの接
続層８およびタングステン層９で被覆した。
造を示し、Ｎ６に接点間ロアを設け、これをＴｉＷの接
続層８およびタングステン層９で被覆した。
次いでＴｉｗ層８およびＷ層９をエツチングして第３図
に示すように、接点間ロアにタングステンを充填した。
に示すように、接点間ロアにタングステンを充填した。
本発明の方法により１重量％のＳｉと２重量％のＣｕを
含有する＾１（Ｓｉ＋ Ｃｕ）層１０を酸化珪素および
タングステンから形成される現在露出した表面に被着す
る。
含有する＾１（Ｓｉ＋ Ｃｕ）層１０を酸化珪素および
タングステンから形成される現在露出した表面に被着す
る。
この目的のため、半導体本体（ウェファ）をスパッタ装
置（ＤＣマグネトロン装置）に導入し、次いでこの装置
をＩ Ｘｌ０−’Ｐａより低い圧力まで排気した。次い
で装置を１０分間予熱して２５０℃とし、再び排気して
７ Ｘｌ０−’Ｐａより低い圧力とし、然る後不活性ガ
ス、例えばアルゴンを充填し９Ｘ１０−’Ｐａの圧力と
した。
置（ＤＣマグネトロン装置）に導入し、次いでこの装置
をＩ Ｘｌ０−’Ｐａより低い圧力まで排気した。次い
で装置を１０分間予熱して２５０℃とし、再び排気して
７ Ｘｌ０−’Ｐａより低い圧力とし、然る後不活性ガ
ス、例えばアルゴンを充填し９Ｘ１０−’Ｐａの圧力と
した。
次いで約１０に−の電力で１％のＳｉを含むＡｌ（Ｓｉ
）の約５０ｎｍの厚さの連続（即ち密着）層１０ａを堆
積した。次いでウェファを装置内で回転させた。その直
後、処理を中断することなく、１重量％のＳｉと２重量
％のＣｕを含む最後のＡｌ（Ｓｉ、 Ｃｕ）層１ｏを同
じ電力で全体の層厚が０．５μｍまで堆積させた。次い
で温度を約３００℃とした。そしてウェファを除去した
。
）の約５０ｎｍの厚さの連続（即ち密着）層１０ａを堆
積した。次いでウェファを装置内で回転させた。その直
後、処理を中断することなく、１重量％のＳｉと２重量
％のＣｕを含む最後のＡｌ（Ｓｉ、 Ｃｕ）層１ｏを同
じ電力で全体の層厚が０．５μｍまで堆積させた。次い
で温度を約３００℃とした。そしてウェファを除去した
。
次いで層１０をフォトレジスト層１２によりマスクした
後（第４図） 、Ｃ１２＋ ＢＣ１１＋ Ａｒ （７）
プラズマ中でエツチングして所望の導体トラックを形成
した（第５図）。ＪＩＩＯは、贋札するＣｕ含有沈澱が
形成されないので極めて満足にエツチングすることがで
きた。
後（第４図） 、Ｃ１２＋ ＢＣ１１＋ Ａｒ （７）
プラズマ中でエツチングして所望の導体トラックを形成
した（第５図）。ＪＩＩＯは、贋札するＣｕ含有沈澱が
形成されないので極めて満足にエツチングすることがで
きた。
次いで、第６図に示す如く、導体トラック１ｏを有する
半導体本体を他の酸化珪素層１５で被覆し、第２図およ
び第３図に示す如く、接点開口１７を設け、接続金属化
層１８．１９を形成した。
半導体本体を他の酸化珪素層１５で被覆し、第２図およ
び第３図に示す如く、接点開口１７を設け、接続金属化
層１８．１９を形成した。
また上述の如くして、酸化珪素１１１１５および接点１
８、１９により形成された表面上に更に約５０ 、ｌ／
ｍの厚さを有するＡｌ（Ｓｉ）層２０ａ 、次いで全
体の厚さが１μ−のＡｌ（Ｓｉ、 Ｃｕ）層２０を堆積
し、プラズマエツチングにして導体トラックを形成する
ことにより構造体とした。
８、１９により形成された表面上に更に約５０ 、ｌ／
ｍの厚さを有するＡｌ（Ｓｉ）層２０ａ 、次いで全
体の厚さが１μ−のＡｌ（Ｓｉ、 Ｃｕ）層２０を堆積
し、プラズマエツチングにして導体トラックを形成する
ことにより構造体とした。
最後に、表面全体を最終の酸化珪素層２５で被覆し、次
いで全体を３０分間４２０〜４５０℃で温度処理し、あ
らゆる電気移動に対して望ましｔ、５ａｉ（ｓｉ、 Ｃ
ｕ）層におけるＣｕ含有沈澱がＡ１粒子の境界に形成さ
れた。またこの温度処理は最初のＡｌ（Ｓｉ、 Ｃｕ）
層ｌＯのエンチング後、既に行うことができた。
いで全体を３０分間４２０〜４５０℃で温度処理し、あ
らゆる電気移動に対して望ましｔ、５ａｉ（ｓｉ、 Ｃ
ｕ）層におけるＣｕ含有沈澱がＡ１粒子の境界に形成さ
れた。またこの温度処理は最初のＡｌ（Ｓｉ、 Ｃｕ）
層ｌＯのエンチング後、既に行うことができた。
しかしＡｌ（Ｓｉ、 Ｃｕ）層の温度処理は、この層が
酸化物層で被覆された後にはじめて行うべきであり、こ
の理由はこのようにしないと贋札する小高い所がＡｌＮ
上に形成されるからである。
酸化物層で被覆された後にはじめて行うべきであり、こ
の理由はこのようにしないと贋札する小高い所がＡｌＮ
上に形成されるからである。
Ａｌ（Ｓｉ、 Ｃｕ）層１０．２０上の酸化珪素層ｉ５
．２５は、例えばプラズマ支持法（ＰＥＣＶＤ）により
比較的低い温度で形成すべきである。
．２５は、例えばプラズマ支持法（ＰＥＣＶＤ）により
比較的低い温度で形成すべきである。
第１図〜第６図は、本発明の方法で製造した半導体素子
の連続する製造段階における生成物の部分断面図である
。 ｌ・・・Ｎ導電型半導体本体 ２・・・ドレーン ３・・・ソース４・・・ゲー
ト ５・・・ＴｉＳｉ、層６・・・酸化珪素層
７．１７・・・接点開口８・・・接続層
９・・・タングステン層１０・・・導体トラックまた
はＡｌ（Ｓｉ、 Ｃｕ）層１２・・・フォトレジスト層 １５・・・酸化珪素層 １８．１９・・・接続金属
化層２０・・・Ａｌ（Ｓｉ、 Ｃｕ）Ｎ ２０
ａ −Ａｌ（Ｓｉ）層２１・・・埋設フィールド酸化
物 ２５・・・酸化珪素層 ＦｌＧ、５ ＦｌＯ，６
の連続する製造段階における生成物の部分断面図である
。 ｌ・・・Ｎ導電型半導体本体 ２・・・ドレーン ３・・・ソース４・・・ゲー
ト ５・・・ＴｉＳｉ、層６・・・酸化珪素層
７．１７・・・接点開口８・・・接続層
９・・・タングステン層１０・・・導体トラックまた
はＡｌ（Ｓｉ、 Ｃｕ）層１２・・・フォトレジスト層 １５・・・酸化珪素層 １８．１９・・・接続金属
化層２０・・・Ａｌ（Ｓｉ、 Ｃｕ）Ｎ ２０
ａ −Ａｌ（Ｓｉ）層２１・・・埋設フィールド酸化
物 ２５・・・酸化珪素層 ＦｌＧ、５ ＦｌＯ，６
Claims (1)
- 【特許請求の範囲】 １、Ａｌ（Ｃｕ）層を堆積し、次いでエッチングにより
構造を形成し、導体トラックを半導体本体の表面上に形
成する半導体素子の製造方法において、先ず連続層が形
成されるような多量のＡｌ（Ｓｉ）を堆積し、次いで同
じ処理工程で所望の層厚が達成されるまで他のＡｌ（Ｓ
ｉ、Ｃｕ）を堆積することを特徴とする半導体素子の製
造方法。 ２、Ａｌ（Ｓｉ、Ｃｕ）を堆積する間の温度を、Ａｌ（
Ｓｉ）を堆積する間の温度に対して上げることを特徴と
する請求項１記載の方法。 ３、Ａｌ（Ｓｉ）を１００〜１５０℃の温度で堆積する
ことを特徴とする請求項２記載の方法。 ４、温度が約１５０℃であることを特徴とする請求項３
記載の方法。 ５、Ａｌ（Ｓｉ、Ｃｕ）を２００〜４００℃の温度で堆
積することを特徴とする請求項２記載の方法。 ６、温度が約３００℃であることを特徴とする請求項５
記載の方法。 ７、堆積したＡｌ（Ｓｉ）が０〜２重量％のＳｉを含む
ことを特徴とする請求項１記載の方法。 ８、堆積したＡｌ（Ｓｉ）が約１重量％のＳｉを含むこ
とを特徴とする請求項１記載の方法。 ９、堆積したＡｌ（Ｓｉ、Ｃｕ）が約０．５〜４重量％
のＣｕを含むことを特徴とする請求項１記載の方法。 １０、堆積したＡｌ（Ｓｉ、Ｃｕ）が約２重量％のＣｕ
を含むことを特徴とする請求項９記載の方法。 １１、最初に堆積したＡｌ（Ｓｉ）層の厚さが、１００
〜１５０℃の堆積温度で約５０ｎｍであることを特徴と
する請求項２記載の方法。 １２、全体の層厚が約０．５〜１．５μｍであることを
特徴とする請求項１記載の方法。 １３、層をＤＣマグネトロンスパッタにより堆積するこ
とを特徴とする請求項１〜１２のいずれか一つの項に記
載の方法。 １４、堆積を行う半導体本体の表面をＴｉＷ、ＳｉＯ＿
２、ＴｉＮ、Ｓｉ＿３、Ｎ＿４、Ｓｉ、ＷまたはＡｌ＿
２Ｏ＿３で被覆することを特徴とする請求項１〜１３の
いずれか一つの項に記載の方法。 １５、Ａｌ（Ｓｉ、Ｃｕ）堆積層をエッチング後温度処
理することを特徴とする請求項１記載の方法。 １６、Ａｌ（Ｓｉ、Ｃｕ）層を３０〜６０分間４００〜
４５０℃の温度まで上げることを特徴とする請求項１３
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3830720.0 | 1988-09-09 | ||
| DE3830720A DE3830720A1 (de) | 1988-09-09 | 1988-09-09 | Verfahren zum herstellen von halbleiterbauelementen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113530A true JPH02113530A (ja) | 1990-04-25 |
| JPH0724268B2 JPH0724268B2 (ja) | 1995-03-15 |
Family
ID=6362639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229450A Expired - Lifetime JPH0724268B2 (ja) | 1988-09-09 | 1989-09-06 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0361572A1 (ja) |
| JP (1) | JPH0724268B2 (ja) |
| KR (1) | KR900005557A (ja) |
| DE (1) | DE3830720A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0451644A1 (en) * | 1990-04-10 | 1991-10-16 | Texas Instruments Incorporated | An improved metallization system for reduced corrosion susceptibility |
| TW520072U (en) * | 1991-07-08 | 2003-02-01 | Samsung Electronics Co Ltd | A semiconductor device having a multi-layer metal contact |
| KR940006186A (ko) * | 1992-06-03 | 1994-03-23 | 에또 다께또시 | 스퍼터링 타겟, 전자장치용 배선방법 및 전자장치 |
| DE19612838A1 (de) * | 1995-11-13 | 1997-05-15 | Asea Brown Boveri | Leistungshalbleiterbauelement sowie Verfahren zu dessen Herstellung |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114232A (en) * | 1974-07-25 | 1976-02-04 | Matsushita Electric Industrial Co Ltd | Horoguramumemoryomidashisochi |
| JPS5683026A (en) * | 1979-11-08 | 1981-07-07 | Itt | Metallizing treatment for semiconductor device |
| JPS60160612A (ja) * | 1984-01-31 | 1985-08-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6216521A (ja) * | 1985-07-15 | 1987-01-24 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161740A (ja) * | 1985-01-07 | 1986-07-22 | モトロ−ラ・インコ−ポレ−テツド | 多層金属化集積回路およびその製造方法 |
-
1988
- 1988-09-09 DE DE3830720A patent/DE3830720A1/de not_active Withdrawn
-
1989
- 1989-09-06 KR KR1019890012850A patent/KR900005557A/ko not_active Ceased
- 1989-09-06 JP JP1229450A patent/JPH0724268B2/ja not_active Expired - Lifetime
- 1989-09-06 EP EP89202242A patent/EP0361572A1/de not_active Ceased
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114232A (en) * | 1974-07-25 | 1976-02-04 | Matsushita Electric Industrial Co Ltd | Horoguramumemoryomidashisochi |
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| JPS6216521A (ja) * | 1985-07-15 | 1987-01-24 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900005557A (ko) | 1990-04-14 |
| JPH0724268B2 (ja) | 1995-03-15 |
| DE3830720A1 (de) | 1990-03-22 |
| EP0361572A1 (de) | 1990-04-04 |
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