JPS6216521A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6216521A JPS6216521A JP15546185A JP15546185A JPS6216521A JP S6216521 A JPS6216521 A JP S6216521A JP 15546185 A JP15546185 A JP 15546185A JP 15546185 A JP15546185 A JP 15546185A JP S6216521 A JPS6216521 A JP S6216521A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、詳しくはアルミニウ
ム合金膜の配線形成方法に関するものである。
ム合金膜の配線形成方法に関するものである。
従来の技術
従来、半導体装置の金属配線として、スパッタ蒸着法に
より形成された、アルミニウム（Ａｔ’）およびＡ１合
金膜が広く用いられている。特に半導体素子の微細化・
高集積化の進展にともなって、浅い接合でのＡ１つき抜
は現象、ヒロック、エレクトロマイグレーシラン等が問
題となシ、このため、Ａｌ配線材料として、Ａｌ−８ｉ
、Ａｌ −Ｃｕ 。
より形成された、アルミニウム（Ａｔ’）およびＡ１合
金膜が広く用いられている。特に半導体素子の微細化・
高集積化の進展にともなって、浅い接合でのＡ１つき抜
は現象、ヒロック、エレクトロマイグレーシラン等が問
題となシ、このため、Ａｌ配線材料として、Ａｌ−８ｉ
、Ａｌ −Ｃｕ 。
Ａ７−８Ｌ−Ｃｕ等が採用されている。
第２図に通常のＡｌ配線形成により製造された半導体装
置の断面図を示す。
置の断面図を示す。
半導体基板１１上に選択的に酸化して分離領域のフィー
ルド酸化膜１６を形成した後、薄いゲート酸化膜、ゲー
ト電極となる多結晶シリコン膜１３を成長させ、自己整
合法により隣ドープを行ってソース、ドレイン領域１２
の形成した後、フォトレジストをマスクにしてドライエ
ッチを行ない、選択的に多結晶シリコン電極および多結
晶シリコン配線層を形成する。
ルド酸化膜１６を形成した後、薄いゲート酸化膜、ゲー
ト電極となる多結晶シリコン膜１３を成長させ、自己整
合法により隣ドープを行ってソース、ドレイン領域１２
の形成した後、フォトレジストをマスクにしてドライエ
ッチを行ない、選択的に多結晶シリコン電極および多結
晶シリコン配線層を形成する。
次に化学気相成長法で眉間絶縁膜として燐珪酸ガラス（
、Ｐ ！３ Ｇ ）膜１４を成長させた後コンタクトホ
ールを開け、ＡｌおよびＡ１合金膜１６をスパッタ蒸着
する。さらにホトレジストをマスクにして、エツチング
を行ない、シンターしてＡｌ配線形成される。
、Ｐ ！３ Ｇ ）膜１４を成長させた後コンタクトホ
ールを開け、ＡｌおよびＡ１合金膜１６をスパッタ蒸着
する。さらにホトレジストをマスクにして、エツチング
を行ない、シンターしてＡｌ配線形成される。
発明が解決しようとする問題点
Ａｌ配線の微細化を進める上で、浅め接合でのＡｌのつ
きぬけ現象、長時間の寿命試験におけるエレクトロマイ
グレーション、熱処理により発生するヒロックが大きな
問題点となる。これらの問題を防ぐために、Ａｌ膜とし
て、Ａｌ−８ｉ、あるいは、Ａｌ−ＣｕあるいはＡｌ
−８ｉ−’Ｃｕ等のＡ１合金膜が広く用いられている。
きぬけ現象、長時間の寿命試験におけるエレクトロマイ
グレーション、熱処理により発生するヒロックが大きな
問題点となる。これらの問題を防ぐために、Ａｌ膜とし
て、Ａｌ−８ｉ、あるいは、Ａｌ−ＣｕあるいはＡｌ
−８ｉ−’Ｃｕ等のＡ１合金膜が広く用いられている。
しかしながら、Ｃｕを含むＡ１合金膜は、ドライエッチ
時に腐１食を生じやすく、微細加工の上で問題となる。
時に腐１食を生じやすく、微細加工の上で問題となる。
またＳｉを含むＡ１合金膜は、コンタクトホールの微細
化に伴ってコンタクト抵抗が増加したシ、蒸着後の熱処
理によって、ＡＩ！の欠損や、ボイドの発生により寿命
試験後Ａｌ断線不良が発生する。
化に伴ってコンタクト抵抗が増加したシ、蒸着後の熱処
理によって、ＡＩ！の欠損や、ボイドの発生により寿命
試験後Ａｌ断線不良が発生する。
本発明はこのような問題点を解決するもので、微細化さ
れたＡｌ配線を形成する方法を提供するものである。
れたＡｌ配線を形成する方法を提供するものである。
問題点を解決するための手段
本発明は、要約するに、Ａｌ−８ｉ−Ｃｕ合金膜上にＡ
ｌまたはＡｌ−３ｉ合金膜を形成した後、ドライエツチ
ングによる選択エツチングを行ない、さらに熱処理を施
して、ＡｌまたはＡｌ−３ｉ合金膜をＡｌ−８ｔ−Ｃｕ
合金膜に変換することによシ、Ａｌ配線の微細化に伴な
う種々の問題を解決するものである。
ｌまたはＡｌ−３ｉ合金膜を形成した後、ドライエツチ
ングによる選択エツチングを行ない、さらに熱処理を施
して、ＡｌまたはＡｌ−３ｉ合金膜をＡｌ−８ｔ−Ｃｕ
合金膜に変換することによシ、Ａｌ配線の微細化に伴な
う種々の問題を解決するものである。
作 用
本発明によるＡＩ！配線形成によれば、Ｃｕ含有Ａｅ合
金膜上をＡｌまたはＡｌ−３ｉ合金膜で被っているので
、ドライエッチ時のＣｕ含有ＡＩ！合金膜の腐食を防止
することかでき、かつＡｌ蒸着後の熱処理によるＡｌ欠
損やボイド発生によるＡ４断線を防ぐことができ、Ａｌ
配線の微細化に伴う問題を解決することができる。
金膜上をＡｌまたはＡｌ−３ｉ合金膜で被っているので
、ドライエッチ時のＣｕ含有ＡＩ！合金膜の腐食を防止
することかでき、かつＡｌ蒸着後の熱処理によるＡｌ欠
損やボイド発生によるＡ４断線を防ぐことができ、Ａｌ
配線の微細化に伴う問題を解決することができる。
実施例
本発明の実施例を、ＭＯ５集積回路に適用した第１図の
工程順断面図を参、照にして以下に示す。
工程順断面図を参、照にして以下に示す。
第１図（−）のように、半導体基板１の表面に選択的に
厚い酸化膜９および薄いゲート酸化膜を形成する。次い
でゲート電極となる多結晶シリコンＭ３を成長させ、隣
ドープを行なった後、フォトレジストをマスクにしてド
ライエッチを行なｈ１選択的に多結晶シリコン電極およ
び多結晶シリコン配線層を形成する。次に化学気相成長
法で燐珪酸ガラス（ＰＳＧ）膜４を成長させた後、コン
タクトホールを開ける。さらにＡｌ −８ｔ（２％）
−Ｃｕ（０，５％）合金膜６をＱ、５μｍ Ｈ連続して
純ＡＩ！ｌｊｅをｏ、ｓμｍスパッタ蒸着する。次に、
第１図中）のように、フォトレジストをマスクにして、
純Ａ１１ｌｉｔｓ及びＡｌ −Ｓｉ−Ｃｕ膜６を連続し
てドライエツチングする。
厚い酸化膜９および薄いゲート酸化膜を形成する。次い
でゲート電極となる多結晶シリコンＭ３を成長させ、隣
ドープを行なった後、フォトレジストをマスクにしてド
ライエッチを行なｈ１選択的に多結晶シリコン電極およ
び多結晶シリコン配線層を形成する。次に化学気相成長
法で燐珪酸ガラス（ＰＳＧ）膜４を成長させた後、コン
タクトホールを開ける。さらにＡｌ −８ｔ（２％）
−Ｃｕ（０，５％）合金膜６をＱ、５μｍ Ｈ連続して
純ＡＩ！ｌｊｅをｏ、ｓμｍスパッタ蒸着する。次に、
第１図中）のように、フォトレジストをマスクにして、
純Ａ１１ｌｉｔｓ及びＡｌ −Ｓｉ−Ｃｕ膜６を連続し
てドライエツチングする。
ついで、第１図（Ｃ）のように、フォーミングガス中で
低温熱処理を施すことにより上記純Ａｌ膜とＡｌ−８ｔ
−Ｃｕ膜との融和をはかり、均一化する。
低温熱処理を施すことにより上記純Ａｌ膜とＡｌ−８ｔ
−Ｃｕ膜との融和をはかり、均一化する。
このようにしてＭＯ８半導体装置のＡ１合金膜配線７の
形成が行なわれる。なお上記の説明ではＡｌ配線として
上層が純Ａｌ 、下層がＡｌ−８ｔ−Ｃｕ合金膜とした
が、上層膜をＡｊ’−８ｉ合金膜、下層をＡｌ −３１
−Ｃｕ合金膜としてもよい。
形成が行なわれる。なお上記の説明ではＡｌ配線として
上層が純Ａｌ 、下層がＡｌ−８ｔ−Ｃｕ合金膜とした
が、上層膜をＡｊ’−８ｉ合金膜、下層をＡｌ −３１
−Ｃｕ合金膜としてもよい。
発明の詳細
な説明したように本発明の方法を用いてＡｌ配線形成を
行なえば、ＡＩ！合金膜配線としてＣｕ（Ｓ Ｌである
ようなＡｌ−８ｉ−Ｃｕ膜及びＡｌ膜を採用する事によ
り、ドライエッチが容易にでき、また同配線パターン形
成後の熱処理により、Ａｌ−３１−Ｃｕ膜からＡｌ膜へ
ＳｉやＣｕが拡散することにより上層のＡｌ膜がＡｌ−
８ｔ−Ｃｕ合金膜に変わる。このことによりＡｌ膜中の
ボイドの拡散が抑制され、ＡＩ！欠損が出にくぐなシ、
寿命試験後のＡ４配線の断線を防止する事ができる。よ
って配線を微細化する上で問題となっていた点をことご
とく解決することができる。
行なえば、ＡＩ！合金膜配線としてＣｕ（Ｓ Ｌである
ようなＡｌ−８ｉ−Ｃｕ膜及びＡｌ膜を採用する事によ
り、ドライエッチが容易にでき、また同配線パターン形
成後の熱処理により、Ａｌ−３１−Ｃｕ膜からＡｌ膜へ
ＳｉやＣｕが拡散することにより上層のＡｌ膜がＡｌ−
８ｔ−Ｃｕ合金膜に変わる。このことによりＡｌ膜中の
ボイドの拡散が抑制され、ＡＩ！欠損が出にくぐなシ、
寿命試験後のＡ４配線の断線を防止する事ができる。よ
って配線を微細化する上で問題となっていた点をことご
とく解決することができる。
【図面の簡単な説明】
第１図は本発明のＡｌ配線形成方法を示す図、第２図は
従来のアルミ配線形成により製造された半導体装置の断
面図である。 １・・・・・・半導体基板、２・・・・・・拡散層、３
・・・・・・多結晶シリコン膜、４・・・・・・ＰＳＧ
膜、６・・・・・・Ａｌ−８ｉ−Ｃｕ膜、６・・・・・
・Ａｌ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｌ／
・・・手埠屏基板 １２・・・Ｓ素層
従来のアルミ配線形成により製造された半導体装置の断
面図である。 １・・・・・・半導体基板、２・・・・・・拡散層、３
・・・・・・多結晶シリコン膜、４・・・・・・ＰＳＧ
膜、６・・・・・・Ａｌ−８ｉ−Ｃｕ膜、６・・・・・
・Ａｌ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｌ／
・・・手埠屏基板 １２・・・Ｓ素層
Claims (1)
- 半導体上にＡｌ−Ｓｉ−Ｃｕ合金膜を形成する第１工
程と前記Ａｌ−Ｓｉ−Ｃｕ合金膜上にＡｌまたはＡｌ−
Ｓｉ合金膜を形成する第２工程と、選択エッチングを行
って前記両膜による配線領域を形成する第３工程、次い
で熱処理する第４工程からなることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15546185A JPS6216521A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15546185A JPS6216521A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216521A true JPS6216521A (ja) | 1987-01-24 |
Family
ID=15606556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15546185A Pending JPS6216521A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113530A (ja) * | 1988-09-09 | 1990-04-25 | Philips Gloeilampenfab:Nv | 半導体素子の製造方法 |
-
1985
- 1985-07-15 JP JP15546185A patent/JPS6216521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113530A (ja) * | 1988-09-09 | 1990-04-25 | Philips Gloeilampenfab:Nv | 半導体素子の製造方法 |
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