JPH0466136B2 - - Google Patents
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- JPH0466136B2 JPH0466136B2 JP60139631A JP13963185A JPH0466136B2 JP H0466136 B2 JPH0466136 B2 JP H0466136B2 JP 60139631 A JP60139631 A JP 60139631A JP 13963185 A JP13963185 A JP 13963185A JP H0466136 B2 JPH0466136 B2 JP H0466136B2
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- JP
- Japan
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- transistor
- signal
- frequency
- gate
- inverter
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パルス幅変調信号１周期のパルス
数がＮ個の設定二値信号によつて設定されるパル
ス幅変調回路に関し、特にこのパルス幅変調回路
の構成素子数の削減に関するものである。
数がＮ個の設定二値信号によつて設定されるパル
ス幅変調回路に関し、特にこのパルス幅変調回路
の構成素子数の削減に関するものである。
第３図ないし第８図は従来のパルス幅変調回路
の回路図で、特に６個の設定二値信号を入力とす
るものである。図に於て、u1〜u6は基準パルス信
号u0を分周することによつて得られる第８図に示
す様な分周信号で、各々21分周、22分周、23分
周、24分周、25分周、26分周の分周信号である。
DAC０〜DAC５はパルス幅変調信号の１周期の
パルス数を規定する６個の設定二値信号で、これ
らは６ビツトの２進数を意味し、DAC０が最下
位ビツト、DAC５が最上位ビツトに対応するも
のてある。
の回路図で、特に６個の設定二値信号を入力とす
るものである。図に於て、u1〜u6は基準パルス信
号u0を分周することによつて得られる第８図に示
す様な分周信号で、各々21分周、22分周、23分
周、24分周、25分周、26分周の分周信号である。
DAC０〜DAC５はパルス幅変調信号の１周期の
パルス数を規定する６個の設定二値信号で、これ
らは６ビツトの２進数を意味し、DAC０が最下
位ビツト、DAC５が最上位ビツトに対応するも
のてある。
第３図において１ａないし１ｆは第４図示する
様なCMOSインバータで、各々に対応して、分
周信号u1〜u6が入力されるものである。２ａない
し２ｆは第５図に示す様なCMOSNANDゲート
で、NANDゲート２ａには、インバータ１ａの
出力信号及び設定二値信号DAC５が、NANDゲ
ート２ｂにはインバータ１ｂの出力信号及び設定
二値信号DAC４並びに分周信号u1が、NANDゲ
ート２ｃにはインバータ１ｃの出力信号及び設定
二値信号DAC３並びに分周信号u1，u2が、
NANDゲート２ｄにはインバータ１ｄの出力信
号及び設定二値信号DAC２並びに分周信号u1，
u2，u3が、NANDゲート２ｅにはインバータ１
ｅの出力信号及び設定二値信号DAC１並びに分
周信号u1，u2，u3，u4が、NANDゲート２ｆに
はインバータ１ｆの出力信号及び設定二値信号
DAC０並びに分周信号u1，u2，u3，u4，u5が入力
されるものである。３はこれNANDゲート２ａ
〜２ｆからの信号をCMOSインバータ４ａない
し４ｆを介して入力する第６図に示す様なNOR
ゲートで、このNORゲート３からCMOSインバ
ータ５を介してパルス幅変調信号である出力信号
PWMを出力するものである。
様なCMOSインバータで、各々に対応して、分
周信号u1〜u6が入力されるものである。２ａない
し２ｆは第５図に示す様なCMOSNANDゲート
で、NANDゲート２ａには、インバータ１ａの
出力信号及び設定二値信号DAC５が、NANDゲ
ート２ｂにはインバータ１ｂの出力信号及び設定
二値信号DAC４並びに分周信号u1が、NANDゲ
ート２ｃにはインバータ１ｃの出力信号及び設定
二値信号DAC３並びに分周信号u1，u2が、
NANDゲート２ｄにはインバータ１ｄの出力信
号及び設定二値信号DAC２並びに分周信号u1，
u2，u3が、NANDゲート２ｅにはインバータ１
ｅの出力信号及び設定二値信号DAC１並びに分
周信号u1，u2，u3，u4が、NANDゲート２ｆに
はインバータ１ｆの出力信号及び設定二値信号
DAC０並びに分周信号u1，u2，u3，u4，u5が入力
されるものである。３はこれNANDゲート２ａ
〜２ｆからの信号をCMOSインバータ４ａない
し４ｆを介して入力する第６図に示す様なNOR
ゲートで、このNORゲート３からCMOSインバ
ータ５を介してパルス幅変調信号である出力信号
PWMを出力するものである。
次に上記の様に構成されたパルス幅変調回路の
動作を第７図のタイミングチヤートに基づき説明
する。
動作を第７図のタイミングチヤートに基づき説明
する。
今、６個の設定二値信号DAC０〜DAC５によ
るデジタル値が（101010）2＝（42）10であるとする
と、設定二値信号はDAC0＝“０”、DAC1＝
“１”、DAC2＝“０”、DAC3＝“１”、DAC4＝
“０”、DAC5＝“１”となるからCMOSインバー
タ４ｂ，４ｄ，４ｆの出力信号ｂ，ｄ，ｆは全て
“０”レベルとなり、CMOSインバータ４ａの出
力信号ａは、２分周信号u1の反転信号、CMOSイ
ンバータ４ｃの出力信号ｃは基準パルス数５個目
で１個のパルスを発生し、以下、基準パルス数８
個毎に１個のパルスを出力する信号、CMOSイ
ンバータ４ｅの出力信号ｅは基準パルス数17個目
で１個のパルスを発生し、以下基準パルス数32個
毎に１個のパルスを出力する信号となるものであ
る。従つてこれらの出力信号ａ〜ｆをNORゲー
ト３を介して受けたCMOSインバータ５からは
図に示す様に半周期を基準パルス数32個としてこ
の半周期中基準パルス数21個すなわち、１周期で
は基準パルス数42個の期間“１”レベルとなるパ
ルス幅変調信号（PWM）が出力されるものであ
る。
るデジタル値が（101010）2＝（42）10であるとする
と、設定二値信号はDAC0＝“０”、DAC1＝
“１”、DAC2＝“０”、DAC3＝“１”、DAC4＝
“０”、DAC5＝“１”となるからCMOSインバー
タ４ｂ，４ｄ，４ｆの出力信号ｂ，ｄ，ｆは全て
“０”レベルとなり、CMOSインバータ４ａの出
力信号ａは、２分周信号u1の反転信号、CMOSイ
ンバータ４ｃの出力信号ｃは基準パルス数５個目
で１個のパルスを発生し、以下、基準パルス数８
個毎に１個のパルスを出力する信号、CMOSイ
ンバータ４ｅの出力信号ｅは基準パルス数17個目
で１個のパルスを発生し、以下基準パルス数32個
毎に１個のパルスを出力する信号となるものであ
る。従つてこれらの出力信号ａ〜ｆをNORゲー
ト３を介して受けたCMOSインバータ５からは
図に示す様に半周期を基準パルス数32個としてこ
の半周期中基準パルス数21個すなわち、１周期で
は基準パルス数42個の期間“１”レベルとなるパ
ルス幅変調信号（PWM）が出力されるものであ
る。
従来のパルス幅変調回路は以上の様に全てのゲ
ートが独立して構成されているので、例えば設定
二値信号の数が４個のものを構成するときには、
構成素子数が54個必要となり、６個では92個、８
個では138個、ｎ個ではn2＋9n＋２個必要となる
から、パルス幅変調回路の機能を向上するために
設定二値信号の数を多くしようとすればする程構
成素子数が等比級数的に増加し非常に多くの構成
素子数が必要なるという問題点が有つた。
ートが独立して構成されているので、例えば設定
二値信号の数が４個のものを構成するときには、
構成素子数が54個必要となり、６個では92個、８
個では138個、ｎ個ではn2＋9n＋２個必要となる
から、パルス幅変調回路の機能を向上するために
設定二値信号の数を多くしようとすればする程構
成素子数が等比級数的に増加し非常に多くの構成
素子数が必要なるという問題点が有つた。
この発明は上記の点に鑑みてなされたものであ
り、設定二値信号の数を多くしても、増加する構
成素子数が少ないパルス幅変調回路を得ることを
目的とする。
り、設定二値信号の数を多くしても、増加する構
成素子数が少ないパルス幅変調回路を得ることを
目的とする。
また、この発明の別の発明は、上記目的に加え
て消費電力が削減されるパルス幅変調回路を得る
ことを目的とする。
て消費電力が削減されるパルス幅変調回路を得る
ことを目的とする。
この発明に係るパルス幅変調回路は、Ｐチヤネ
ル型MOSトランジスタを第１電源と出力端との
間に接続し、基準パルス信号の反転信号をゲート
に入力し、第１トランジスタ群においては、出力
端とトランジスタの一方端とを接続し、出力する
信号値を決定するための信号値決定信号が各ゲー
トに入力されるＮ個（Ｎは整数）のトランジスタ
を有し、第２トランジスタ群においては、Ｍ番目
（１≦Ｍ≦Ｎ：Ｍは整数）のトランジスタの一方
端と第１トランジスタ群のＭ番目のトランジスタ
の他方端とが接続し、Ｍ番目のトランジスタのゲ
ートに基準パルス信号の2M分周信号の反転信号が
入力されるＮ個のトランジスタを有し、第３トラ
ンジスタ群においては、Ｋ番目（１≦Ｋ≦Ｎ−
１：Ｋは整数）のトランジスタの一方端を第２ト
ランジスタ群のＫ番目のトランジスタの他方端に
接続し、Ｋ番目のトランジスタの他方端を第２ト
ランジスタ群のＫ＋１番目のトランジスタの他方
端に接続し、Ｋ番目のトランジスタのゲートに基
準パルス信号の2K分周信号を入力するＮ−１個の
トランジスタを有し、安定手段を出力端に接続
し、出力端からの信号を一定のレベルに安定させ
るようにしたものである。
ル型MOSトランジスタを第１電源と出力端との
間に接続し、基準パルス信号の反転信号をゲート
に入力し、第１トランジスタ群においては、出力
端とトランジスタの一方端とを接続し、出力する
信号値を決定するための信号値決定信号が各ゲー
トに入力されるＮ個（Ｎは整数）のトランジスタ
を有し、第２トランジスタ群においては、Ｍ番目
（１≦Ｍ≦Ｎ：Ｍは整数）のトランジスタの一方
端と第１トランジスタ群のＭ番目のトランジスタ
の他方端とが接続し、Ｍ番目のトランジスタのゲ
ートに基準パルス信号の2M分周信号の反転信号が
入力されるＮ個のトランジスタを有し、第３トラ
ンジスタ群においては、Ｋ番目（１≦Ｋ≦Ｎ−
１：Ｋは整数）のトランジスタの一方端を第２ト
ランジスタ群のＫ番目のトランジスタの他方端に
接続し、Ｋ番目のトランジスタの他方端を第２ト
ランジスタ群のＫ＋１番目のトランジスタの他方
端に接続し、Ｋ番目のトランジスタのゲートに基
準パルス信号の2K分周信号を入力するＮ−１個の
トランジスタを有し、安定手段を出力端に接続
し、出力端からの信号を一定のレベルに安定させ
るようにしたものである。
この発明においては、Ｎ個の設定トランジスタ
及びＮ個の第１分周トランジスタ並びに（Ｎ−
１）個の第２分周トランジスタがドミノ式に接続
され、これによつて入力信号に対する信号処理が
行なわれるから設定二値信号の数を１つ増加させ
る毎に増加する素子は等差級数的になる。
及びＮ個の第１分周トランジスタ並びに（Ｎ−
１）個の第２分周トランジスタがドミノ式に接続
され、これによつて入力信号に対する信号処理が
行なわれるから設定二値信号の数を１つ増加させ
る毎に増加する素子は等差級数的になる。
また、この発明の別の発明においては、高電位
供給素子と低電位供給素子とが交互に導通するか
ら高電位点と低電位点との間を電流が貫通するこ
とはない。
供給素子と低電位供給素子とが交互に導通するか
ら高電位点と低電位点との間を電流が貫通するこ
とはない。
第１図はこの発明の一実施例を示す６ビツトの
パルス幅変調回路の回路図であり、図において６
は第８図に示す様な基準パルス信号ｕ０及びこの
基準パルス信号ｕ０を分周して得る６種類の分周
信号ｕ１〜ｕ６並びに６個の設定二値信号DAC
０〜DAC５により駆動されるドミノ回路で、こ
のドミノ回路６のうち信号処理部７は、上記基準
パルス信号ｕ０をインバータ８ａを介して入力す
るソース電源のＰチヤネル型MOSの高電位供給
トランジスタ９ａと、上記高電位供給トランジス
タ９ａのドレインに各々のドレインが接続される
とともに各々のゲートに各１個ずつ計６個の設定
二値信号DAC０〜DAC５が印加されるＮチヤネ
ル型MOSの設定トランジスタ１３ａ〜１３ｆ、
及びこれらの設定トランジスタ１３ａ〜１３ｆの
各々のソースに各々のドレインが接続されるとと
もに各々のゲートに各１種類ずつ、計６種類の分
周信号ｕ１〜ｕ６が第４図の様なインバータ１１
ａ，１１ｆを介して第１分周信号として印加され
るＮチヤネル型MOSの第１分周トランジスタ１
２ａ〜１２ｆからなる６個の直列体２４ａ〜２４
ｆと、これら第１分周トランジスタ１２ａ〜１２
ｆの各々のソース間に介在して全ての第１分周ト
ランジスタ１２ａ〜１２ｆのソースを、印加され
る分周信号ｕ１〜ｕ６の分周の小さい順すなわ
ち、ｋ番目とｋ＋１番目（１≦ｋ≦６の整数）と
を互いに接続するとともに、これら互いに接続さ
れるｋ番目とｋ＋１番目の第１分周トランジスタ
１２ａ〜１２ｆのうちの分周の小さい方の分周信
号すなわち2k分周の分周信号がゲートに直接第２
分周信号として印加されるＮチヤネル型MOSの
第２分周トランジスタ１０ａ〜１０ｅと、この第
２分周トランジスタ１０ａ〜１０ｅのうち最も分
周の小さい分周信号ｕ１が印加される第２分周ト
ランジスタ１０ａのソースに、ドレインが接続さ
れるとともにゲートに上記基準パルス信号ｕ０を
インバータ８ａを介して入力するソース接地のＮ
チヤネル型MOSの低電位供給トランジスタ９ｂ
とからなり、出力部１４は上記高電位供給トラン
ジスタ９ａのドレインに入力端が接続される第４
図の様なインバータ１５と、このインバータ１５
の出力端に各々のゲートが接続されるとともに、
入力端に各々のドレインが接続されるソース電源
のＰチヤネル型MOSトランジスタ１６及びソー
ス接地のＮチヤネル型MOSトランジスタ１７と
からなるものである。１８はドミノ回路６からの
出力信号を入力として上記基準パルス信号ｕ０に
応じた信号を出力するＤフリツプフロツプの双安
定回路で、この双安定回路１８は、上記ドミノ回
路６からの出力信号を第４図の様なインバータ１
９を介して一方の入力とし、上記基準パルス信号
ｕ０をインバータ８ａを介して他方の入力とする
第５図のようなANDゲート２０と、互いの出力
端と入力端を接続するとともに一方の入力端に
は、このANDゲート２０の出力信号を入力し、
他方の入力端には上記ドミノ回路６からの出力信
号を入力する２個の第５図の様なNORゲート２
１，２２と、このNORゲート２２の出力信号を
反転してパルス幅変調信号（PWM）として出力
するインバータ２３とからなるものである。
パルス幅変調回路の回路図であり、図において６
は第８図に示す様な基準パルス信号ｕ０及びこの
基準パルス信号ｕ０を分周して得る６種類の分周
信号ｕ１〜ｕ６並びに６個の設定二値信号DAC
０〜DAC５により駆動されるドミノ回路で、こ
のドミノ回路６のうち信号処理部７は、上記基準
パルス信号ｕ０をインバータ８ａを介して入力す
るソース電源のＰチヤネル型MOSの高電位供給
トランジスタ９ａと、上記高電位供給トランジス
タ９ａのドレインに各々のドレインが接続される
とともに各々のゲートに各１個ずつ計６個の設定
二値信号DAC０〜DAC５が印加されるＮチヤネ
ル型MOSの設定トランジスタ１３ａ〜１３ｆ、
及びこれらの設定トランジスタ１３ａ〜１３ｆの
各々のソースに各々のドレインが接続されるとと
もに各々のゲートに各１種類ずつ、計６種類の分
周信号ｕ１〜ｕ６が第４図の様なインバータ１１
ａ，１１ｆを介して第１分周信号として印加され
るＮチヤネル型MOSの第１分周トランジスタ１
２ａ〜１２ｆからなる６個の直列体２４ａ〜２４
ｆと、これら第１分周トランジスタ１２ａ〜１２
ｆの各々のソース間に介在して全ての第１分周ト
ランジスタ１２ａ〜１２ｆのソースを、印加され
る分周信号ｕ１〜ｕ６の分周の小さい順すなわ
ち、ｋ番目とｋ＋１番目（１≦ｋ≦６の整数）と
を互いに接続するとともに、これら互いに接続さ
れるｋ番目とｋ＋１番目の第１分周トランジスタ
１２ａ〜１２ｆのうちの分周の小さい方の分周信
号すなわち2k分周の分周信号がゲートに直接第２
分周信号として印加されるＮチヤネル型MOSの
第２分周トランジスタ１０ａ〜１０ｅと、この第
２分周トランジスタ１０ａ〜１０ｅのうち最も分
周の小さい分周信号ｕ１が印加される第２分周ト
ランジスタ１０ａのソースに、ドレインが接続さ
れるとともにゲートに上記基準パルス信号ｕ０を
インバータ８ａを介して入力するソース接地のＮ
チヤネル型MOSの低電位供給トランジスタ９ｂ
とからなり、出力部１４は上記高電位供給トラン
ジスタ９ａのドレインに入力端が接続される第４
図の様なインバータ１５と、このインバータ１５
の出力端に各々のゲートが接続されるとともに、
入力端に各々のドレインが接続されるソース電源
のＰチヤネル型MOSトランジスタ１６及びソー
ス接地のＮチヤネル型MOSトランジスタ１７と
からなるものである。１８はドミノ回路６からの
出力信号を入力として上記基準パルス信号ｕ０に
応じた信号を出力するＤフリツプフロツプの双安
定回路で、この双安定回路１８は、上記ドミノ回
路６からの出力信号を第４図の様なインバータ１
９を介して一方の入力とし、上記基準パルス信号
ｕ０をインバータ８ａを介して他方の入力とする
第５図のようなANDゲート２０と、互いの出力
端と入力端を接続するとともに一方の入力端に
は、このANDゲート２０の出力信号を入力し、
他方の入力端には上記ドミノ回路６からの出力信
号を入力する２個の第５図の様なNORゲート２
１，２２と、このNORゲート２２の出力信号を
反転してパルス幅変調信号（PWM）として出力
するインバータ２３とからなるものである。
上記の様に構成されたパルス幅変調回路に於る
具体的動作を第２図のタイミングチヤートに基づ
き次に説明する。今例えば、設定二値信号DAC
０〜DAC５によるデジタル値が従来と同様に
（101010）2＝（42）、10に設定されているとすると、
設定二値信号はDAC０＝“０”、DAC１＝“１”、
DAC２＝“０”、DAC３＝“１”、DAC４＝“０”、
DAC５＝“１”となるから、設定トランジスタ１
３ａ，１３ｃ，１３ｅは非導通となり、設定トラ
ンジスタ１３ｂ，１３ｄ，１３ｆは導通となる。
従つて第１出力点２４に於る出力信号Ａは基準パ
ルス信号ｕ０及び分周信号u1が“０”の時、或
いは基準パルス信号ｕ０及び分周信号u3が“０”
かつ分周信号u1，u2が“１”の時、または基準パ
ルス信号ｕ０及び分周信号u5が“０”かつ分周信
号u1，u2，u3，u4が“１”の時のみ“０”となり
それ以外の時には“１”となるものであり、これ
をインバータ１５を介して反転し、更に双安定回
路１８にてこのインバータ１５からの信号Ｂを基
準パルス信号ｕ０の反周期分遅延させることによ
りパルス幅変調信号PWMを得るものである。
具体的動作を第２図のタイミングチヤートに基づ
き次に説明する。今例えば、設定二値信号DAC
０〜DAC５によるデジタル値が従来と同様に
（101010）2＝（42）、10に設定されているとすると、
設定二値信号はDAC０＝“０”、DAC１＝“１”、
DAC２＝“０”、DAC３＝“１”、DAC４＝“０”、
DAC５＝“１”となるから、設定トランジスタ１
３ａ，１３ｃ，１３ｅは非導通となり、設定トラ
ンジスタ１３ｂ，１３ｄ，１３ｆは導通となる。
従つて第１出力点２４に於る出力信号Ａは基準パ
ルス信号ｕ０及び分周信号u1が“０”の時、或
いは基準パルス信号ｕ０及び分周信号u3が“０”
かつ分周信号u1，u2が“１”の時、または基準パ
ルス信号ｕ０及び分周信号u5が“０”かつ分周信
号u1，u2，u3，u4が“１”の時のみ“０”となり
それ以外の時には“１”となるものであり、これ
をインバータ１５を介して反転し、更に双安定回
路１８にてこのインバータ１５からの信号Ｂを基
準パルス信号ｕ０の反周期分遅延させることによ
りパルス幅変調信号PWMを得るものである。
以上の様に構成されたパルス幅変調回路に於て
は従来回路に於るインバータ４ａの出力に相当す
る出力を設定トランジスタ１３ｆのドレインにて
得、インバータ４ｂの出力に相当する出力を設定
トランジスタ１３ｅのドレインにて得、以下イン
バータ４ｃの出力を設定トランジスタ１３ｄのド
レインにて、インバータ４ｄの出力を設定トラン
ジスタ１３ｃのドレインにて、インバータ４ｅと
の出力設定トランジスタ１３ｂのドレインにて、
インバータ４ｆ出力を設定トランジスタ１３ａの
ドレインにて得るように構成されているが、この
時低消費電力化という観点から、一方が導通の時
には一方が非導通となる高電位供給トランジスタ
９ａ、低電位供給トランジスタ９ｂを設けている
ため、実際にはドミノ回路６からの出力信号Ｂ
は、従来と同一にはなり得ない。そこで、この実
施例に於てはＤフリツプフロツプ１８をドミノ回
路６に接続して設け、このＤフリツプフロツプ１
８を基準パルス信号ｕ０にて駆動させることによ
り、始めて従来と同一のパルス幅変調信号PWM
を得ているものであり、この様にしたことによ
り、素子数の少ない回路で、しかも消費電力の削
減を図つた回路が実現できるものである。
は従来回路に於るインバータ４ａの出力に相当す
る出力を設定トランジスタ１３ｆのドレインにて
得、インバータ４ｂの出力に相当する出力を設定
トランジスタ１３ｅのドレインにて得、以下イン
バータ４ｃの出力を設定トランジスタ１３ｄのド
レインにて、インバータ４ｄの出力を設定トラン
ジスタ１３ｃのドレインにて、インバータ４ｅと
の出力設定トランジスタ１３ｂのドレインにて、
インバータ４ｆ出力を設定トランジスタ１３ａの
ドレインにて得るように構成されているが、この
時低消費電力化という観点から、一方が導通の時
には一方が非導通となる高電位供給トランジスタ
９ａ、低電位供給トランジスタ９ｂを設けている
ため、実際にはドミノ回路６からの出力信号Ｂ
は、従来と同一にはなり得ない。そこで、この実
施例に於てはＤフリツプフロツプ１８をドミノ回
路６に接続して設け、このＤフリツプフロツプ１
８を基準パルス信号ｕ０にて駆動させることによ
り、始めて従来と同一のパルス幅変調信号PWM
を得ているものであり、この様にしたことによ
り、素子数の少ない回路で、しかも消費電力の削
減を図つた回路が実現できるものである。
なお、上記実施例に於ては、高電位供給トラン
ジスタをＰチヤネル型MOSトランジスタとした
がＮチヤネル型のMOSトランジスタとしても良
く、その時には、基準パルス信号ｕ０をインバー
タ８ａを介することなく直接印加すれば上記実施
例同様消費電力を削減できるとともに素子数の削
減が図れるものである。
ジスタをＰチヤネル型MOSトランジスタとした
がＮチヤネル型のMOSトランジスタとしても良
く、その時には、基準パルス信号ｕ０をインバー
タ８ａを介することなく直接印加すれば上記実施
例同様消費電力を削減できるとともに素子数の削
減が図れるものである。
また、上記実施例においては、消費電力削減の
ために高電位供給トランジスタ９ａ及び低電位供
給トランジスタ９ｂ並びに双安定回路１８を設け
たが、これを削除しても良く、その際高電位供給
トランジスタ９ａの代わりに、ゲート及びドレイ
ンが電源Vccに接続されたＮチヤネルMOSトラ
ンジスタ、或いは、ゲートが接地ソース電源Vcc
に接続されたＰチヤネルMOSトランジスタ等の
負荷素子を設ければ良いものである。
ために高電位供給トランジスタ９ａ及び低電位供
給トランジスタ９ｂ並びに双安定回路１８を設け
たが、これを削除しても良く、その際高電位供給
トランジスタ９ａの代わりに、ゲート及びドレイ
ンが電源Vccに接続されたＮチヤネルMOSトラ
ンジスタ、或いは、ゲートが接地ソース電源Vcc
に接続されたＰチヤネルMOSトランジスタ等の
負荷素子を設ければ良いものである。
更に上記実施例に於ては設定二値信号が６種類
のものとしたがそれに限られるものではなく、設
定二値信号を１種類増加させる毎に設定トランジ
ス１３及び第１及び第２分周トランジスタ１０，
１２並びにインバータ１１を新たに設ければ良
く、その際には、トランジスタ数を５個増加させ
るだけですむものである。
のものとしたがそれに限られるものではなく、設
定二値信号を１種類増加させる毎に設定トランジ
ス１３及び第１及び第２分周トランジスタ１０，
１２並びにインバータ１１を新たに設ければ良
く、その際には、トランジスタ数を５個増加させ
るだけですむものである。
この発明は以上説明したとおり、Ｎ個の設定ト
ランジスタ及びＮ個の第１分周トランジスタ並び
にＮ−１個の第２分周トランジスタがドミノ式に
接続され、これによつて入力信号に対する信号処
理が行なわれるから設定二値信号の数を１つ増加
させる毎に増加する素子は、等差級数的にしか増
加せず、設定二値信号の数が多い程非常に多くの
構成素子数の削減が図れるという効果がある。
ランジスタ及びＮ個の第１分周トランジスタ並び
にＮ−１個の第２分周トランジスタがドミノ式に
接続され、これによつて入力信号に対する信号処
理が行なわれるから設定二値信号の数を１つ増加
させる毎に増加する素子は、等差級数的にしか増
加せず、設定二値信号の数が多い程非常に多くの
構成素子数の削減が図れるという効果がある。
共通のＰチヤネル型MOSの高電位供給トラン
ジスタのドレインに、設定二値信号がゲートに印
加される複数のＮチヤネル型MOSの設定トラン
ジスタのドレインを接続したので、チツプ面積を
少なくすることができる。
ジスタのドレインに、設定二値信号がゲートに印
加される複数のＮチヤネル型MOSの設定トラン
ジスタのドレインを接続したので、チツプ面積を
少なくすることができる。
また、この発明の別の発明は、高電位供給素子
と低電位供給素子とが交互に導通するから高電位
点と低電位点との間を電流が貫通することはな
く、もつて上記の効果の上に更に消費電力を削減
できるという効果がある。
と低電位供給素子とが交互に導通するから高電位
点と低電位点との間を電流が貫通することはな
く、もつて上記の効果の上に更に消費電力を削減
できるという効果がある。
第１図は、この発明の一実施例を示す回路図、
第２図は第１図に於る回路のタイミング図、第３
図は従来のパルス幅変調回路の回路図、第４図な
いし第６図は各々第１図及び第３図に用いられて
いるインバータの回路図、及びNANDゲートの
回路図、並びにNORゲートの回路、第７図は、
第３図に於る回路の出力信号のタイミング図、第
８図は基準パルス信号及び分周信号のタイミング
図である。 図において、９ａは高電位供給トランジスタ、
９ｂは低電位供給トランジスタ、１０は第２分周
トランジスタ、１２は第１分周トランジスタ、１
３は設定トランジスタ、２４は直列体、ｕ０は基
準パルス信号、ｕ１ないしｕ６は第２分周信号で
ある。なお、各図中同一符号は、同一または相当
部分を示すものである。
第２図は第１図に於る回路のタイミング図、第３
図は従来のパルス幅変調回路の回路図、第４図な
いし第６図は各々第１図及び第３図に用いられて
いるインバータの回路図、及びNANDゲートの
回路図、並びにNORゲートの回路、第７図は、
第３図に於る回路の出力信号のタイミング図、第
８図は基準パルス信号及び分周信号のタイミング
図である。 図において、９ａは高電位供給トランジスタ、
９ｂは低電位供給トランジスタ、１０は第２分周
トランジスタ、１２は第１分周トランジスタ、１
３は設定トランジスタ、２４は直列体、ｕ０は基
準パルス信号、ｕ１ないしｕ６は第２分周信号で
ある。なお、各図中同一符号は、同一または相当
部分を示すものである。
Claims (1)
- 【特許請求の範囲】 １ 第１電源と出力端との間に接続され、基準パ
ルス信号の反転信号がゲートに入力されるＰチヤ
ネル型MOSトランジスタと、 前記出力端とトランジスタの一方端とが接続さ
れ、出力される信号値を決定するための信号値決
定信号が各ゲートに入力されるＮ個（Ｎは整数）
のトランジスタを有する第１トランジスタ群と、 Ｍ番目（１≦Ｍ≦Ｎ：Ｍは整数）のトランジス
タの一方端と前記第１トランジスタ群のＭ番目の
トランジスタの他方端とが接続され、Ｍ番目のト
ランジスタのゲートに上記基準パルス信号の2M分
周信号の反転信号が入力されるＮ個のトランジス
タを有する第２トランジスタ群と、 Ｋ番目（１≦Ｋ≦Ｎ−１：Ｋは整数）のトラン
ジスタの一方端が前記第２トランジスタ群のＫ番
目のトランジスタの他方端に接続され、Ｋ番目の
トランジスタの他方端が前記第２トランジスタ群
のＫ＋１番目のトランジスタの他方端に接続さ
れ、Ｋ番目のトランジスタのゲートに上記基準パ
ルス信号の2K分周信号が入力されるＮ−１個の第
３トランジスタ群と、 前記出力端に接続され、出力端からの信号を一
定のレベルに安定させる安定手段とを備えたこと
を特徴とするパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139631A JPS62124A (ja) | 1985-06-26 | 1985-06-26 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139631A JPS62124A (ja) | 1985-06-26 | 1985-06-26 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62124A JPS62124A (ja) | 1987-01-06 |
| JPH0466136B2 true JPH0466136B2 (ja) | 1992-10-22 |
Family
ID=15249775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139631A Granted JPS62124A (ja) | 1985-06-26 | 1985-06-26 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62124A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6127916A (ja) * | 1984-07-18 | 1986-02-07 | Yoshinori Nakagawa | 歯磨剤 |
| JP2580172B2 (ja) * | 1987-05-29 | 1997-02-12 | 成二 井尻 | 化粧料及び化粧料の防腐，防黴処理方法 |
| US10538166B2 (en) | 2016-03-29 | 2020-01-21 | Kubota Corporation | Portable charger device, contactless charger system for electric work vehicle and electric grass mower machine |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3831167A (en) * | 1972-11-08 | 1974-08-20 | Bell Telephone Labor Inc | Digital-to-analog conversion using multiple decoders |
| JPS5471973A (en) * | 1977-11-18 | 1979-06-08 | Nec Corp | Logical operation circuit |
| JPS58151125A (ja) * | 1982-03-03 | 1983-09-08 | Toshiba Corp | レ−トマルチプライヤ回路 |
-
1985
- 1985-06-26 JP JP60139631A patent/JPS62124A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62124A (ja) | 1987-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |