JPH02113630A - ディジタル・アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路に使用されるディジタル・アナログ
変換回路に関するものである。

従来の技術 近年、半導体集積回路技術の進歩により、従来アナログ
処理のみであったシステムのディジタル化が進み、アナ
ログ信号とディジタル信号の接点であるアナログ・ディ
ジタル変換及び、ディジタル・アナログ変換の重要性が
高まって来た。

以下に、従来のマトリクス構造の電流加算型Ｄ／Ａ変換
回路について説明する。第３図は、従来のマトリクス構
造の６ビツトＤ／Ａ変換回路の回路図である。

ＣＬＫはデータラッチ用クロックパルス、ＤＢ１〜６は
６ビツトデータ、３はＹデコーダ、４はＸデコーダ、３
０４．４０４は３人力ＮＡＮＤゲート、３０５．４０５
は２人力ＮＡＮＤゲート。

３０６．４０６，３０８，４０８は複合ゲート、３０９
．４０９は２人力ＮＯＲゲート、３１０゜４１０は３人
力ＮＯＲゲート、３０１，３０２゜３０３．３０７，４
０１，４０２，４０３゜４０７はインバータ（以下ＩＮ
Ｖと記す）、３０１゜４１１はラッチ回路、Ｘφ〜Ｘ７
はＸデコーダ出力、［Ｙｐｏ、　Ｔｓｏｌ　〜［Ｙｐ７
．　Ｙｓ７］はＹデコーダの出力である。

（０，０）〜（７，６）はマトリクス状に配列された定
電流源基本回路である。２０は抵抗で定電流源基本回路
に接続されている。次に前記定電流源基本回路の回路構
成を第４図に示す。３ｏが定電流源基本回路ブロックを
示し、３１は２人力ＯＲゲート、３２は２人力ＮＡＮＤ
ゲート、３３はインバータ、３４はスイッチ、３５は定
電流源である。Ｘは　ｉ番目のＸデコーダの出力＋　　
［Ｙｐｊ。

ｙ　ｓ　ｒ　］はｊ番目のＹデコーダの出力、ｌ０ＵＴ
は出力電流である。３４のスイッチはＩＮＶ３３の出力
が’　Ｈ”レベルの時定電流源３５がＩ　ＯＵＴ側に接
続される。

以上のように構成されたＤ／Ａ変換回路について、以下
にその動作を説明する。まず、ビットデータＤＢＩ〜Ｄ
Ｂ６のうちデータＤ　Ｂ　４〜ＤＢ６はＸデコーダに入
力され、クロックパルスＣＬＫでラッチされＸデコーダ
出力Ｘｏ−ｘ７を出力する。その関係を表１に示す。

またＤＢＩ〜Ｄ　Ｂ　３はＹデコーダに入力され、Ｙデ
コーダ出力［Ｙｐｏ、　ＹＳｏ］　〜［Ｙｐ７．　ＹＳ
７］を発生する。その関係を表２に示す。Ｙ方向の列は
、［Ｙｐ、、　ＹＳ、］　＝　［０，ＯＦと［１，０］
と［１，１，１の３つの領域に分れる。

表　　１ （以　　下　　余　　白　　） ［Ｙｐ４．ＹＳｊｌ　−［０，０１の時、第４図より２
人力ＮＡＮＤ３２の出力は“■」“レベルとなり、ＩＮ
Ｖ３３の出力は“Ｌ“レベルとなる。この時スイッチ３
４は、定電流３５をＶＤＤ側に接続する。

このように［Ｙｐｌ、ＹＳｊｌ−［Ｏ２ＯＦの時Ｙｊ列
の定電流源はＸｌの値に関係なく全てＶＤＤ側に接続さ
れ、Ｉ　ＯＵＴに電流を流さない。Ｉｏｕ−ｒに定電流
が流れることを、定電流源基本回路が導通する。逆にｌ
　ＯＵＴに定電流が流れないことを定電流源基本回路が
遮断する、と以後記す。

［Ｙｐｊ、ＹＳｊｌ　＝　［１，ＯＦの時、第４図より
２人力○Ｒ３１の出力は、Ｘｌ−０の時、０となり、こ
の時ＩＮＶ３３の出力は“Ｌ“レベルとなるから定電流
源基本回路は遮断する。逆にＸ。

１の時、２人力ＮＯＲ，３］−の出力は“Ｈ”レベルと
なり、ＩＮＶ３３の出力は”Ｈ“レベルとなるから定電
流源基本回路は導通ずる。このように［Ｙｐｊ、Ｙｓ１
］　＝　ｃｌ、ｏｌの列ではＸｌ−１の定電流源基本回
路は導通し、Ｘｌ−０の時、遮断する。

［Ｙｐｊ＋　ｙ、、、Ｊ］　＝　［１、１］の時、第４
図より、２人力ＮＡＮＤ３２の出力は゛Ｌ゛レヘレベな
り、ＩＮＶ３３の出力は″“Ｉ］“レベルになり、定電
流源基本回路は導通ずる。この上・うに［Ｙ７５．。

ＹＳｊｌ　＝　［１，１１の時Ｙ１列の定電流源はＸｌ
の値に関係なく、導通ずる。

（ＤＢＩ、・・・・・・、ＤＢ６）＝　（０，・・・・
・・、Ｏ）から１ヒツトづつアップカウントシていった
場合を考える。（ＤＢ　１．、ＤＢ２．ＤＢ３）＝　（
０゜０、Ｏ）の時、Ｙ１列からＹ７列までは全ての定電
流源基本回路は遮断している。

７０列は（ＤＢ４．ＤＢ５．ＤＢ（？＋）＝　（０゜０
、Ｏ）から１ヒツトづつ増えていくと表１のようにＸｏ
から、Ｘｌまで順に１の状態が増えていき、ＤＢ４〜Ｄ
Ｂ６の値の数だけ定電流源が導通していき、（ＤＢ４．
ＤＢ５．ＤＢ６）＝　（１、，１，１）の時、定電流源
基本回路（０，０）。

・・・・・・（６，Ｏ）まで導通ずる。次に（ＤＢＩ。

ＤＢ２．ＤＢ３）＝　（０，０，１）になった時、７０
列は全て導通し、Ｙ＋列は（ＤＢ４．ＤＢ５゜ＤＢ６）
の値に応じて、順に導通していく。

￥２〜Ｙ７列は全て遮断している。このようにして（Ｄ
Ｂｌ、ＤＢ２．ＤＢ３．ＤＢ４．ＤＢ５゜ＤＢ６）＝（
１，，１，１，１，１，１）になると定電流源基本回路
は（０，Ｏ）から（６，７）まで全て導通する。−上記
のように１ビツトづつアップカランｌ−して、定電流源
基本回路が導通してい（順序を第５図に示す。丸の中の
番号は導通してしかしながら、上記の従来の構成では、
マトリクス状の定電流源基本回路の電流値が、ＬＳＩチ
ップ内である規則性をもって分布していた場合、微分直
線誤差は小さいにもかかわらず、直線性誤差が太き（な
るという問題点を有していた。

以下にその理由を説明する。

第３図の８〉く８マトリクス構造の６ビツトＤ／Δ変挽
回路の場合で、第６図のように定電流源基本回路の電流
値が縦方向（Ｙ方向）に傾きをもって分布している場合
を考える。四角の中の値は微分直線誤差を示す。単位は
Ｌ　Ｓ　Ｂである。この時の直線性誤差の計算結果が第
７図である。同様に第８図のように縦方向（Ｙ方向）に
微分直線性誤差が山型に分布している場合の直線性誤差
の計算結果が第９図である。このように、微分直線性誤
差は±０　、　ＯＯ７Ｌ　Ｓ　Ｂであるが、直線性誤差
は、第７図の場合０．１２４ＬＳＢ、第９図の場合、０
．１４５ＬＳＢになっている。

本発明は、上記従来の問題点を解決するもので、定電流
基本セルの導通ずる順序を変えることで、直線性誤差の
小さな、７トリクスセル構成のＤ／Ａ変換回路を実現す
ることを目的とするもの本発明のディジタル・アナＬ１
グ変換回路は、定電流源基本回路が、Ｘ軸とＹ軸方向に
マトリクス構造に配列され、前記各定電流源基本回路を
選択するＸ軸とＹ軸方向のデコード回路部であるＸデコ
ーダ回路と、Ｙデコーダ回路の少くとも一方の出力が、
配列順に添字を付した定電流源基本回路列、ａｑ　、　
ａｌ　、　”””ａｔ　、　”””、　ａｎ−１＋ａｉ
　、ａｊ＋ｌ→−−−−−−、ａｉ＋１＋　”””、ａ
ｎ−１，３２川の順に導通するようにデコード回路を構
成するものである。

作用 この回路構成によって微分直線性誤差が規則性を持って
分布している場合、センターを中心に分けた２つのブロ
ック内を順に交互に導通させることにより、微分直線性
誤差を打ち消すようにし、直線性誤差を小さくすること
ができる。

実施例 以下、本発明の１実施例について、図面を参照しながら
説明する。第１図は、本発明の１実施例における７トリ
クス構成の定電流加算方式による６ビツトのＤ／Ａ変換
回路図を示すものである。

第１図において、電源電圧Ｖ、、Ｄ、接地電圧Ｖ　Ｓ　
Ｓ　＋メデコーダ２．データＤＢＩ〜ＤＢ６．出力電流
ｌ０ＬＩＴ、定電流源基本回路（０，Ｏ）〜（６゜７）
は、従来例の構成と同じものである。次に、１はＹデコ
ーダ、１０４，２０４は３人力ＮＡＮＤゲート、１０５
，２０５は２人力ＮＡＮＤゲート、１０６，２０６，１
０８，２０８は複合ゲート、１０９，２０９は２人力Ｎ
ＯＲゲート、１１０゜２１０は３人力ＮＯＲゲート、１
０１，１０２゜１０３．１０７，２０１，２０２，２０
３，２０７はＩＮＶ、１１１，２１１はラッチ回路、１
０は抵抗である。Ｘ　ｏ　＝　Ｘ７は、Ｘデコーダ出力
、［ｙｐ、　ＹｓＯ］　　−−［Ｙｌ）７　、ＹＳ７１
はＸデコーダ出力である。（０，Ｏ）〜（７，６）はマ
トリクス状に配列された定電流源基本回路であり、内部
回路は従来例と同じである。

以上のように構成された本実施例は、Ｘデコーダ出力の
接続が従来例と異なり、定電流源基本回路の導通ずる順
序が異なる。従来例と同じように、（ＤＢＩ、・・・・
・・、ＤＢ６）＝　（０，・・・・・・Ｏ）から１ビツ
トづつアップカウントしていった場合の、定電流源基本
回路の導通していく順序を示したのが図２である。従来
例の第６図のように微分直線性誤差が分布している場合
の本実施例の直線性誤差の計算結果が第１０図であり、
従来例の第８図のように分布している場合の、本実施例
の計算結果が第１１図である。以上の計算結果の、よう
に、第６図のように微分直線性誤差が分布している場合
、直線性誤差は、０．１２４ＬＳＢから、０　、０８５
　Ｌ　Ｓ　Ｂに、第８図のように分布している場合は、
０．１．４５ＬＳＢが０．１０７ＬＳＢにそれぞれ減少
している。

以上の例は、Ｙ方向に微分直線性誤差が分布していると
してＹデコード出力の接続を従来と変えたが、Ｘ方向に
微分直線性誤差が分布しているとしＸデコード出力に同
じ事を施しても同様の結果が得られる。また、これまで
の説明では、微分直線性誤差は一次元のみに変化してい
ると考えたが、実際には二次元に変化しているため、Ｘ
デコード、Ｙデコードを両方とも、本発明を適用した方
がより効果的である。

冊 第１２図は、１６Ｘ１６マトリクス構造の８ビットＤＩ
Ａ変換回路の、従来例の直線性誤差の測定結果であり、
第１３図は、本発明を実施した場合の測定結果である。

直線性誤差は、０．６９ＬＳＢから０．４１ＬＳＢに減
少している。

以上のように、本実施例によれば、微分直線性が規則性
を持って分布している場合、マトリクス構造の定電流源
基本回路の導通ずる順序を、センターを中心に二つのブ
ロックに分けそのブロック内で端から順番にしかもブロ
ック間で交互にするこ七で、微分直線性誤差を少しでも
打ち消すようにすることができ、直線性誤差を大幅に小
さくすることが可能である。

なお、本実施例では、６ビツトのマトリクス構成のＤ／
Ａ変換回路を例としたが、すべての７トリクス構造のＤ
／Ａ変換回路についても適用可能である。

発明の効果 本発明は、マトリクス構造に配列された定電流源基本回
路を、微分直線性誤差を打ち消すような順番に導通させ
るデコード回路を設けることにより、直線性誤差の小さ
なり／Ａ変換回路を実現できるものである。

【図面の簡単な説明】

第１図は本発明の実施例におけるマトリクス構造の定電
流源加算方式による６ビツトＤ／Ａ変換回路図、第２図
は本発明の実施例の定電流源基本回路の導通ずる順序を
示した図、第３図は従来の６ビツｌ−Ｄ　／　Ａ変換回
路図、第４図は定電流源基微分直線性誤差の分布例を示
した図、第７図は第６図の微分直線性誤差の分布の時の
従来例の直線性誤差の計算結果を示す図、第９図は第８
図の微分直線性誤差の分布の時の従来例の直線性誤差の
計算結果を示す図、第１０図は第６図のように微分直線
性誤差が分布している場合の本実施例の直線性誤差の計
算結果を示す図、第１１図は第８図のように微分直線性
誤差が分布している場合の本実施例の直線性誤差の計算
結果を示す図６蓚み。 第１２図は１．６　Ｘ　１．６７トリクス構造の８ヒツ
トＤ／Ａ変換回路の従来例の直線性誤差の測定結果図、
第１３図は、本発明を実施した場合の測定結果図である
。 １・・・・・・Ｘデコーダ、２・・・・・・Ｘデコーダ
、１０４゜２０４・・・・・・３人力Ｎ　Ａ　Ｎ　Ｄゲ
ート、１０５，２０５・・・・・・２人力ＮＡＮＤゲー
ト、１０６，２０６゜１０８．２０８・・・・・・複合
ゲーＩ・、１０９．２０９・・・・・・２人力ＮＯＲゲ
ート、１．１０，２１０・・・・・・３人力ＮＯＲゲー
ト、１０１．１０２，１０３゜１０７．２０１，２０２
，２０３．２０７・・・・・・ＩＮＶ、１１１，２１１
・・・・・・ラッチ回路、１０・・・・・・抵抗、ＤＢ
Ｉ〜ＤＢ６・・・・・・６ヒツトデータ、ＣＬＫ・・・
・・・クロックパルス、ｘｏ−Ｘ７・・・・・・Ｘデコ
ーダ出力、［Ｙｐｏ、　Ｙｓｏ：ｌ　〜［ＹＩ）７．Ｙ
Ｓ７１−・・・Ｘデコーダ出力、Ｉ　ＯＵＴ・・・・・
・出力電流、（０゜Ｏ〉〜（６，７）・・・・・・定電
流源基本回路。 代理人の氏名　弁理士　粟野重孝　はか１名第 図 × 第 図 Ｊθ 弔 図 第 図 込 方 レベ゛ル （日Ｓ”１）￥癖苓（青ｒ矩 ＣａＳ：”Ｉ）ガ旨）尊Ｉ （６ｓ：］）Ｋ泰）鄭［Ｗ

Claims (1)

【特許請求の範囲】
1. 定電流源基本回路が、Ｘ軸とＹ軸方向にマトリクス構造
   に配列され、前記各定電流基本回路を選択するＸ軸とＹ
   軸方向のデコード回路部であるＸデコーダ回路と、Ｙデ
   コーダ回路の少くとも一方の出力が、配列順に添字を付
   した定電流源基本回路列、ａ＿０、ａ＿１、……ａ＿１
   、……、ａ＿ｎ＿−＿１、（ｎ≧４）を、ａ＿０、ａｎ
   ／２、……、ａ＿１、ａ＿１＋ｎ／２、ａ＿ｉ＿＋＿１
   、ａ＿ｉ＿＋＿１＋ｎ／２、……、ａｎ／２−１、ａ＿
   （＿ｎ＿−＿１＿）、または、ａｎ／２、ａ＿０……、
   ａ＿ｉ＋ｎ／２、ａｉ、ａ＿ｉ＿＋＿１＋ｎ／２、ａ＿
   ｉ＿＋＿１、……、ａ＿ｎ＿−＿１、ａｎ／２−１の順
   に導通するように構成されたデコー２ド回路を有するこ
   とを特徴とするディジタル・アナログ変換回路。