JPH02228130A - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル・アナログ変換器（以下Ｄ／Ａ変
換器と略す。）に関するものであり、特にＭＯ３集積回
路に適したＤ／Ａ変換器の回路手段に関するものである
。

従来の技術 近年、半導体集積回路技術の進歩により、従来アナログ
処理のみであったシステムのディジタル化が進み、アナ
ログ信号とディジタル信号の接点であるアナログ・ディ
ジタル変換及び、ディジタル・アナログ変換の重要性が
高まってきた。

以下に従来のマトリクス構造の電流加算型Ｄ／Ａ変換器
について説明する。第２図は、従来のマトリクス構造の
６ビツトＤ／Ａ変換器の回路図である。

ＣＬＫはデータラッチ用クロックパルス、ＤＢ１〜６は
６ビツト入カデータ、３はＹデコーダ、４はＸデコーダ
、３０４．４０４は３人力ＮＡＮＤゲート、３０５．４
０５は２人力ＮＡＮＤゲート、３０６，４０６，３０８
，４０８は複合ゲート、３０９，４０９は２人力ＮＯＲ
ゲート、３１０゜４１０は３人力ＮＯＲゲート、３０１
，３０２゜３０３．３０７，４０１，４０２，４０３．
４０７バインバータ（以下ＩＮＶと記す）、３１１゜４
１１はラッチ回路、Ｘｏ＝Ｘ７はデコーダ出力、（Ｙｐ
ｏ、　Ｙｓｏ）　〜（ＹＦ３．　ＹＳ７）はＹデコーダ
の出力である。（０，０）〜（６，７）は６３個のマト
リクス状に配列された単位電流源スイッチセル（以下電
流セルと記す）である。２０は抵抗で電流セルに接続さ
れている。次に前記電流セルの回路構成を第３図に示す
。３０が電流セルブロックを示し、３１は２人力ＯＲゲ
ート、３２は２人力ＮＡＮＤゲート、３３はインバータ
、３４はスイッチ、３５は定電流源である。Ｘｉはｉ番
目のＸデコーダ出力、（Ｙｐｊ、　Ｙｓ７）はｊ番目の
Ｙデコーダ出力、ｒ　ＯＵＴは電流出力端子である。３
４のスイッチはＩＮＶ３３の出力がハイレベル（以下“
Ｈ”と記す）の時、定電流源がＩ　ｏｕｔ個に接続接さ
れる。以上のように構成されたＤ／Ａ変換器について、
以下にその動作を説明する。まず入力データＤＢＩ〜Ｄ
Ｂ６のうちＤＢ４〜ＤＢ６はＸデコーダに入力され、ク
ロックパルスＣＬＫでラッチされＸデコーダ出力Ｘ０−
Ｘ７を出力する。

この時の入出力信号の関係を表１に示す。

またＤＢＩ〜ＤＢＳはＹデコーダに入力され、Ｙデコー
ダ出力（Ｙｐｏ、　Ｙｓｏ）　〜（ＹＰ７＃　ＹＳ７）
を発生する。この時の入出力信号の関係を表２に示す。

表１ Ｙ方向の行はくＹＰＪ、ＹｓＪ）＝（Ｏ２０）と（１，
０）と（１，１）の３つの領域に分れる。（Ｙｐｊ、　
Ｙｓｌ）　＝　（０，Ｏ）の時、第３図の２人力ＮＡＮ
Ｄ出力は“Ｈ”となり、ＩＮＶ３３の出力はローレベル
（以下“Ｌ”と記す）となる。

この時スイッチ３４は定電流源３５をｖＤＤ側に接続す
る。この様に、（ＹＰＪ、　ＹＳＪ）　−（０，０）の
時、７３行の定電流源はＸｉの値に関係なく、全てＶｐ
ｐ側に接続され、Ｉ　ＯＵＴに電流を流さない。

Ｉ　ＯＵＴに電流を流すことを電流セルが動作すると、
逆にＩ　ＯＵＴに電流を流さないことを電流セルが動作
しない（または非動作である）と以降記す。

（Ｙｐ；、　Ｙｓｊ）　＝　（１、０）の時、第３図の
２人力ＯＲ３１の出力は、Ｘ、＝Ｏの時、“Ｌ”となり
、この時ｒＮＶ３３の出力は“Ｌ”となるから、電流セ
ルは非動作状態になる。逆にＸｌ　−１の時、２人力Ｎ
ＯＲ３１の出力は“Ｈ”となり、ＩＮＶ３３の出力は“
Ｈ”となるから、電流セルは動作する。この様に（ＹＰ
ＪＩ　ＹＳＪ、）　＝　（１、０）の行では、Ｘ１＝１
の電流セルは動作し、Ｘ１＝０の電流セルは動作しない
。この行をＸＩの値で動作、非動作が決まるアクティブ
行と呼ぶ。

（ＹＰＪ、ＹｓＪ）＝（１，１）の時、第３図より、２
人力ＮＡＮＤ３２の出力は“Ｌ”となり、ＩＮＶ３３の
出力は“Ｈ”となり、電流セルは動作する。この様に（
ＹＰｌ、Ｙｓｊ）の行はＸｉの値に関係なく動作する。

（ＤＢＩ、・・・・・・、ＤＢ６）＝　（０，・・・・
・・０）から１ビツトづつアップカウントしていった場
合を考える。（ＤＢ　１．ＤＢ２．ＤＢ３）＝　＜０．
０．０）の時、Ｙ＋行から７７行まで全ての電流セルは
動作していない。ｙｏ行は（Ｄ　Ｂ　４．Ｄ　Ｂ　５．
Ｄ　Ｂ　６）＝（０，Ｏ，Ｏ）から１ビツトづつ増えて
いくと表１のようにＸＯからＸｌまで順に１の状態が増
えていき、ＤＢ４〜ＤＢ６の１０進値の数だけ電流セル
が動作し、（ＤＢ４．ＤＢ５．ＤＢ６）−（１，１，１
）の時、電流セル（０，Ｏ）から（６，Ｏ）まで７個が
動作する。次に（ＤＢＩ。

ＤＢ２．ＤＢ３）＝　（０，０，１）になった時、Ｙｏ
行は（Ｙｐｏ、　Ｙｓｏ）　＝　（１、１）になり全て
動作し、Ｙ＋行は（Ｙｐ＋、　Ｙｓｔ）　＝　（１、Ｏ
）でアクティブ行となり、（ＤＢ４．ＤＢ５．ＤＢ６）
の値に応じて順に動作していく。７２〜７７行は全て非
動作になっている。この様にして（ＤＢ　１　。

・・・・・・ＤＢ６）＝（１，・・・・・・１）になる
と電流セルは（０，０）から（６，７）まで６３個全て
動作する。上記のように１ビツトづつアップカウントし
て電流セルが動作していく順序を第４図に示す。同図中
で、丸の中の番号は動作していく順序を示している。

発明が解決しようとする課題 しかしながら、上記の従来の構成ではＸデコーダラッチ
出力と、Ｘデコーダラッチ出力に遅延差がある場合、グ
リッチが発生するという問題点を有していた。以下にそ
の理由を説明する。

第２図のマトリクス構造のＤ／Ａ変換器の動作を説明し
たように、入力データ（ＤＢ　１　、・・・・・・ＤＢ
６）が（０，０，０，１，１，１）から（０゜０．１．
０．０．Ｏ）に変化した時を考える。この時（Ｘｏ、　
ＸＩ、　Ｘ２．　Ｘ３．　Ｘ４．　Ｘ５．　ｘｓ、　Ｘ
ｌ）は（１，１，１，１，１，１，１，Ｏ）から（０，
Ｏ，Ｏ，Ｏ，Ｏ，Ｏ，０，０）に変わり、（Ｙｐｏ、　
Ｙｓｏ）は、（１，０）から（１，１）に、（Ｙｐ＋　
、　Ｙｓｔ　）は（０，Ｏ）から（１，０）に変わる。

入力ディジタルコードの変化と、デコーダ出力信号の変
化を示したのが表３である。

（以　　下　　余　　白） 表３ この時、（Ｘｏ、・・・・・・Ｘ７）が変化するタイミ
ングと、（Ｙｐｏ、　Ｙｓｏ）　ｒ　　（Ｙｐ＋、　Ｙ
ｓ＋）が変化するタイミングがｔｄずれているとグリッ
チが発生する。この様子を示したのが第５図である。ｔ
ｄだけＸデコーダラッチ出力が遅いと１行目（第２図の
（０，Ｏ）から（７，０）の電流セル）と２行目の７個
の余分の電流セル（第２図の（０，１）から（６，１）
の電流セル〉が動作することになりｔｄの期間に上側に
７電流セル分のグリッチが発生することになる。Ｘデコ
ーダラッチ出力がＸデコーダラッチ出力よりｔｄ速い場
合は下側に７電流セル分のグリッチが発生する。今デー
タ（ＤＢ　１　。

・・・・・・、ＤＢ６）が（０，Ｏ，０，１，１，１）
から（０，Ｏ，１，０，０，０）に変わる場合を考えた
が、（Ｘ、Ｘ、０，１，１．１）から（Ｘ。

Ｘ、１．０．０．０）に変わる他の場合も同様である。

本発明は上記従来の問題点を解決するもので、Ｘデコー
ダ回路の構成を変えることで、グリッチの発生を防止で
きるマトリクスセル構成のＤ／Ａ変換器を実現すること
を目的とするものである。

課題を解決するための手段 本発明のＤ／Ａ変換器は、２ｅ行２−列のマトリクス状
に配置した電流セルの行を上位ｅビットで制御する第１
のデコード回路と、列を下位ｍ＋１ビツトで制御する第
２のデコード回路を有し、入力ディジタルコードが１変
化した時、第１のデコード回路出力と第２のデコード回
路出力が同時に変化しない回路構成を有するものである
。

作用 この回路構成により、第１のデコード回路出力と第２の
デコード回路出力に遅延差があってもグリッチは発生し
ない。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例におけるマトリク
ス構成の６ビツトＤ／Ａ変換器の回路図を示すものであ
る。

第１図において、電源電圧Ｖ　Ｄ　Ｄ　％接地電圧ＶＳ
Ｓ、Ｙデコーダ１、データＤＢＩ〜ＤＢ６、電流出力端
子１０ＵＴ、電流セル（０，０）　〜（６，７）は従来
例の構成と同じものである。次に２はＸデコーダ、１０
４，２０４は３人力ＮＡＮＤゲート、１０５．２０５は
２人力ＮＡＮＤゲート、１０６゜２０６．１０８，２０
８は複合ゲート、１０９゜２０９は入力ＮＯＲゲート、
１１０．２１０は３人力ＮＯＲゲート、１０１，１０２
，１０３，１０７゜２０１．２０２．２０３，２０７，
２２０〜２２６゜２４０〜２４６はＩＮＶ、２３０〜２
３６はスイッチ、２１１，３１１はラッチ回路、１０は
抵抗である。Ｘｏ−Ｘｓ　、Ｘｏ−ＸｓはＸデコーダ出
力、（Ｙｐｏ、　Ｙｓｏ）　＋　−（ＹＦ３．　ＹＳ７
）はＹデコーダ出力である。（０，０）〜（７，６）は
マトリクス状に配列された電流セルで、内部回路は従来
例と同じである。スイッチ２３０〜２３６は制御信号（
この場合はＤＢＳ）が０の時右側に接続する構造になっ
ている。この回路構成では、Ｄ−８３が０の時はＸｏ−
Ｘ７は従来例と同じであるが、ＤＢＳが１の時はＸｏ−
Ｘ７は従来の反転信号となる。

以上のように構成された本実施例は、Ｘデコーダの回路
構成が従来と異なり、ディジタルコードが最下位ビット
のみ変化した時、電流セルに接続したＸデコーダ出力信
号とＸデコーダ出力信号が同時に変化しないため、グリ
ッチが発生しない。

従来例と同じように、入力データ（ＤＢ　１　、・・・
・・・ＤＢ６）が（０，０，０，１，１，１）から（０
，０，１，Ｏ，Ｏ，Ｏ）に変わる時を考える。本実施例
の場合の表３と同じ、入力ディジタルコードの変化とデ
コーダ出力信号の変化を示したのが表４である。（Ｙｐ
ｏ、　Ｙｓｏ）は（１，０）から（１，１）に、（Ｙｐ
＋、Ｙｓ＋）は（０，Ｏ）から（１，０）に変わり従来
例と同じだが、（ＸＯ９・・・・・・Ｘ７）は変化しな
い。この様にＸデコーダ出力とＸデコーダ出力が同時に
変化するタイミングがないため、Ｘデコーダ出力信号と
Ｘデコーダ出力信号に遅延差によるタイミングのずれが
あってもグリッチは発生しない。

（以　下　余　白） しかしながら、表４から判るように、（ＤＢ３゜・・・
・・・ＤＢ６）が（１，Ｏ，Ｏ，Ｏ）から（１，１゜１
．１）の期間では、（Ｘｏ、・・・・・・Ｘｓ）の信号
は（ＤＢ３．・・・・・・ＤＢ６）が、（０，Ｏ，Ｏ，
Ｏ）から（０，１，１，１）の期間の反転信号となって
おり、このままでは正常な動作をしない。そのためＤＢ
Ｓ＝Ｏの期間、ＸＯ・・・・・・Ｘｓで電流セルの動作
、非動作の定まるアクティブ行（本実施例では奇数行）
ではＸ１信号を入力とし、ＤＢＳ＝１の期間、Ｘｏ・・
・・・・Ｘｓで電流セルの動作、非動作の定まる能動列
（本実施例では偶数行）ではＸｌの反転のＹ＝信号を入
力する。この様な構成をとることにより、動作は従来例
と同じように行なわれる。

以上の様に、本実施例によれば、電流セルを行列状に配
置したマトリクス構造のＤ／Ａ変換器において、行を制
御するＸデコーダ出力信号と、列を制御するＸデコーダ
出力信号にタイミングのずれが発生しても、Ｘデコーダ
出力信号とＸデコーダ出力信号が同時に変化するタイミ
ングがないためグリッチは発生しない。

なお、本実施例では、６ビツトのマトリクス構造のＤ／
Ａ変換器を例としたが、すべてのマトリクス構造のＤ／
Ａ変換器についても適用可能である。

発明の効果 本発明は、マトリクス構造のＤ／Ａ変換器において行と
列を制御する２つのデコーダ回路をそれらの出力信号が
同時に変化しない回路構成にすることにより、グリッチ
の発生を防止したＤ／Ａ変換器を実現するものである。

【図面の簡単な説明】

第１図は本発明の実施例におけるマトリクス構造の６ビ
ツトＤ／Ａ変換器の回路図、第２図は従来のマトリクス
構造の６ビツトＤ／Ａ変換器の回路図、第３図は単位電
流源スイッチセルの回路図、第４図はマトリクス状の単
位電流源スイッチセルの動作順序図、第５図は従来例め
グリッチの発生するタイミング図である。 ■・・・・・・Ｘデコーダ、２・・団・Ｘデコーダ、１
０４゜２０４・・・・・・３人力ＮＡＮＤゲート、１０
５，２０５・・・・・・２人力ＮＡＮＤゲート、１０６
，２０６，１０８゜２０８・・・・・・複合ゲート、１
０９．２０９・・・・・・２人力ＮＯＲゲート、１１０
，２１０・・・・・・３人力ＮＯＲゲート、ｌｏｔ、１
０２，１０３．１０７，２０１゜２０２．２０３，２０
７，２２０〜２２６．２４０〜２４６・・・・・・イン
バータ、２３０〜２３６・・・・・・スイッチ、２１１
，３１１・・・・・・ラッチ回路、１０・・・・・・抵
抗、ＤＢＩ〜ＤＢ６・・・・・・６ビツトデータ、ＣＬ
　Ｋ・・・・・・クロックパルス、Ｘｏ−ｘ７・・・・
・・Ｘデコーダ出力、１０ＵＴ・・・・・・電流出力端
子、（０，０）〜（６゜７）・・・・・・単位電流源ス
イッチセル。 代理人の氏名　弁理士　粟野重孝　ほか１活部 図

Claims (1)

【特許請求の範囲】
1. 行列状に配置した単位電流源スイッチセルと、前記単位
   電流源スイッチセルの行を制御する第１のデコード回路
   と、列を制御する第２のデコード回路を有し、ディジタ
   ル入力信号が最下位ビットのみ変化するいずれの場合も
   、前記各単位電流源スイッチセルを制御する第１のデコ
   ード回路出力信号と第２のデコード回路出力信号が同時
   に変化しないことを特徴とするディジタル・アナログ変
   換器。