JPH02113721A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH02113721A JPH02113721A JP63267390A JP26739088A JPH02113721A JP H02113721 A JPH02113721 A JP H02113721A JP 63267390 A JP63267390 A JP 63267390A JP 26739088 A JP26739088 A JP 26739088A JP H02113721 A JPH02113721 A JP H02113721A
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- Japan
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- potential
- circuit
- conductivity type
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置等に用いられる出ツノバッファ
７回路に関するものである。
７回路に関するものである。
第４図は半導体装置に用いられている従来の出力バッフ
ァ回路を示す回路図である。このうら第４図（ａ）は、
ＣＭＯＳタイプの出力バッファ回路を示す回路図である
。ＣＭＯ８回路Ｃは、１〕チャネルＭＯ３ｌ−ランジス
タ（以下Ｐ−Ｍ Ｏ８丁と略づ。）ＰｌどＮヂャネルＭ
Ｏ３ｌ〜ランジスタ（以下Ｎ−ＭＯ８１−と略す。＞Ｎ
１の直列接続体より成り、この直列接続体が電源電圧Ｖ
。０と接地間に接続されている。そして、Ｐ −Ｍ Ｏ
Ｓ Ｔ Ｐ １と１ＮＭＯ３ＴＮ１のゲート共通接続点
にはインバータ１１を介しリードｆ−夕Ｒｆ）が人力さ
れ、ドレイン共通接続点より出力Ｄ Ｏが取り出される
。
ァ回路を示す回路図である。このうら第４図（ａ）は、
ＣＭＯＳタイプの出力バッファ回路を示す回路図である
。ＣＭＯ８回路Ｃは、１〕チャネルＭＯ３ｌ−ランジス
タ（以下Ｐ−Ｍ Ｏ８丁と略づ。）ＰｌどＮヂャネルＭ
Ｏ３ｌ〜ランジスタ（以下Ｎ−ＭＯ８１−と略す。＞Ｎ
１の直列接続体より成り、この直列接続体が電源電圧Ｖ
。０と接地間に接続されている。そして、Ｐ −Ｍ Ｏ
Ｓ Ｔ Ｐ １と１ＮＭＯ３ＴＮ１のゲート共通接続点
にはインバータ１１を介しリードｆ−夕Ｒｆ）が人力さ
れ、ドレイン共通接続点より出力Ｄ Ｏが取り出される
。
第４図（ｂ）はＮＭＯＳタイプの出力バッファ回路を示
づ回路図である。Ｎ−、−ＭＯ８ＴＮ２．Ｎ３の直列接
続体が電源電圧Ｖ。０と接地間に接続されている。Ｎ
ＭＯ８ＴＮ２のグー１〜に９３ｉ直接リドア゛−タＲ
ｌ）が（ｊえられ、Ｎ−Ｍ ＯＳ ’Ｉ−Ｎ ３のゲー
トにはインバータ１２を介しリードデータＲＤが与えら
れている。そして、Ｎ−ＭＯ８ＴＮ２゜Ｎ３のソース・
ドレイン共通接続点より出力り。
づ回路図である。Ｎ−、−ＭＯ８ＴＮ２．Ｎ３の直列接
続体が電源電圧Ｖ。０と接地間に接続されている。Ｎ
ＭＯ８ＴＮ２のグー１〜に９３ｉ直接リドア゛−タＲ
ｌ）が（ｊえられ、Ｎ−Ｍ ＯＳ ’Ｉ−Ｎ ３のゲー
トにはインバータ１２を介しリードデータＲＤが与えら
れている。そして、Ｎ−ＭＯ８ＴＮ２゜Ｎ３のソース・
ドレイン共通接続点より出力り。
が取り出される。
次に、動作について第５図を用いながら説明づ−る。ま
ず、第４図（ａ）に示したＣＭＯＳタイプの出力バッフ
ァ回路の動作について第５図（ａＪを用いながら説明づ
る。アクセスが開始され（アドレスΔが変化４る）、リ
ードデータＲＤがインバータ１１に与えられ、インバー
タ１１の出力が’ Ｈ”となると、一定時間遅れて、Ｉ
”−ＭＯ３ＴＰ１が０「卜し、Ｎ−Ｍ ＯＳ −ｉ−Ｎ
１がＯＮする。そのため、出力Ｄｏは°’ｌ”となる
。一方、リードデータ１テ１〕が与えられ、インバータ
Ｊ１の出力が′冒−″どなると、一定時間遅れてＰ−Ｍ
ＯＳ Ｔ Ｐ １がＯＮし、Ｎ−ＭＯ８ＴＮＩがＯＦ
Ｆする。そのため、出力データＤＯは″］−ド′と４ｒ
る。この場合、１」“ルべ）ＩＡま電源電圧Ｖ。０とな
る。
ず、第４図（ａ）に示したＣＭＯＳタイプの出力バッフ
ァ回路の動作について第５図（ａＪを用いながら説明づ
る。アクセスが開始され（アドレスΔが変化４る）、リ
ードデータＲＤがインバータ１１に与えられ、インバー
タ１１の出力が’ Ｈ”となると、一定時間遅れて、Ｉ
”−ＭＯ３ＴＰ１が０「卜し、Ｎ−Ｍ ＯＳ −ｉ−Ｎ
１がＯＮする。そのため、出力Ｄｏは°’ｌ”となる
。一方、リードデータ１テ１〕が与えられ、インバータ
Ｊ１の出力が′冒−″どなると、一定時間遅れてＰ−Ｍ
ＯＳ Ｔ Ｐ １がＯＮし、Ｎ−ＭＯ８ＴＮＩがＯＦ
Ｆする。そのため、出力データＤＯは″］−ド′と４ｒ
る。この場合、１」“ルべ）ＩＡま電源電圧Ｖ。０とな
る。
次に、第４図（１］）に示したＮＭＯＳタイプの出力バ
ッファ・回路の動作について第５図ｆｂｌを用いながら
説明する３、リードデータＲＤがＩ（′の場合、インバ
ータＩ２の出力は’ｉ”となる、、従って、一定時間遅
れてＮ −Ｍ ＯＳ Ｔ Ｎ ２がＯＮｔ、、Ｎ −Ｍ
ＯＳ ’Ｔ Ｎ ３がＯ「トづるので゛、出力データ
Ｄ○は″（−Ｌ′となる。この場合、” ｌ−１”レベ
ルはＮ 、−、Ｍ ＯＳ Ｔ Ｎ ２のしきい値を”
ＶＴＩＥど覆るとＶＣ（ニーｖ■］ＩＮどイアる・ 一方、リードデータｆ３ Ｄが′１′″の場合、インバ
ータＩ２の出力は″［−じ′どなる。従つ−Ｃ−１−・
定時間遅れ−ＵＮ−ＭＯ８ＩＮ２がＯ］二「し、ＩＮ−
ＭＯＳ Ｔ’ Ｎ ３がＯＮ ”ｌル（７） ’Ｐ、出
力データ１〕０ハ” Ｌ ”となる、３ （発明が解決しようとする課題） 従来の出力バラツノ・回路は以上のＪ、うに構成されで
いるのＣ１以下のような問題点があった。近年デバイス
の動作の高速化に伴い出力バラノアの出力反転時間も短
縮されている１、このことは出カバソファの駆動力を大
ぎくづ−ることを意味して、ｌｔ５つ、回路的には出力
バッファの１−ランジスタのインピーダンスを下げると
いうことである。出カバソファの１−ランジスタのイン
ピーダンスが小ざくなるということは、出力バッファに
流れ込む、あるいは出力バッファから流れ出１電流の最
大伯が増加するということであり、これに伴い単位時間
当りの電流の変化量であるｄｉ／ｄｔが大ぎくなる。こ
の電流変化Ｊｉｄ ｉ ／ｄ ｔが一般にノイズの大き
さどいわれ、デバイスあるいはシステムの誤動作の原因
どなる。１第４図（ａ）に示したＣＭＯＳタイプの出カ
バツノ７回路では’ ｌ−１”レベルは前述したように
電源電几Ｖ。０であるから出力Ｄｏが″１−ド→” ｌ
”に変化量る際、” ｔ ”を駆動するＮ−ＭＯ８Ｔ
Ｎ１は、かなりの電荷量を引き抜かねばならず、高速化
のため、Ｎ−ＭＯ３ＴＮ’１大きなｑ法にするとノイズ
の大きさは、０．５〜０．７Ｖとなり、誤動作をひぎ起
しやすくなるという問題点があった。
ッファ・回路の動作について第５図ｆｂｌを用いながら
説明する３、リードデータＲＤがＩ（′の場合、インバ
ータＩ２の出力は’ｉ”となる、、従って、一定時間遅
れてＮ −Ｍ ＯＳ Ｔ Ｎ ２がＯＮｔ、、Ｎ −Ｍ
ＯＳ ’Ｔ Ｎ ３がＯ「トづるので゛、出力データ
Ｄ○は″（−Ｌ′となる。この場合、” ｌ−１”レベ
ルはＮ 、−、Ｍ ＯＳ Ｔ Ｎ ２のしきい値を”
ＶＴＩＥど覆るとＶＣ（ニーｖ■］ＩＮどイアる・ 一方、リードデータｆ３ Ｄが′１′″の場合、インバ
ータＩ２の出力は″［−じ′どなる。従つ−Ｃ−１−・
定時間遅れ−ＵＮ−ＭＯ８ＩＮ２がＯ］二「し、ＩＮ−
ＭＯＳ Ｔ’ Ｎ ３がＯＮ ”ｌル（７） ’Ｐ、出
力データ１〕０ハ” Ｌ ”となる、３ （発明が解決しようとする課題） 従来の出力バラツノ・回路は以上のＪ、うに構成されで
いるのＣ１以下のような問題点があった。近年デバイス
の動作の高速化に伴い出力バラノアの出力反転時間も短
縮されている１、このことは出カバソファの駆動力を大
ぎくづ−ることを意味して、ｌｔ５つ、回路的には出力
バッファの１−ランジスタのインピーダンスを下げると
いうことである。出カバソファの１−ランジスタのイン
ピーダンスが小ざくなるということは、出力バッファに
流れ込む、あるいは出力バッファから流れ出１電流の最
大伯が増加するということであり、これに伴い単位時間
当りの電流の変化量であるｄｉ／ｄｔが大ぎくなる。こ
の電流変化Ｊｉｄ ｉ ／ｄ ｔが一般にノイズの大き
さどいわれ、デバイスあるいはシステムの誤動作の原因
どなる。１第４図（ａ）に示したＣＭＯＳタイプの出カ
バツノ７回路では’ ｌ−１”レベルは前述したように
電源電几Ｖ。０であるから出力Ｄｏが″１−ド→” ｌ
”に変化量る際、” ｔ ”を駆動するＮ−ＭＯ８Ｔ
Ｎ１は、かなりの電荷量を引き抜かねばならず、高速化
のため、Ｎ−ＭＯ３ＴＮ’１大きなｑ法にするとノイズ
の大きさは、０．５〜０．７Ｖとなり、誤動作をひぎ起
しやすくなるという問題点があった。
ＣＭ ＯＳタイプの出力バッファ回路が有づる上記問題
点を解決するためには、第４図（ｂ）に示した″′１−
ビルベルがＶＣＣ” ＴＨＮて・あるＮＭＯＳタイプの
出力バッファ回路を用いればＪ：い。つまり、” ｔ−
＋ ”レベルがｖｃｃ−ＶＴＩＩＮであるため、出力Ｄ
Ｏが’ ｌ−１”→” ｌ−”に変化する際、１１１−
Ｉ＋を駆動するＮ −Ｍ ＯＳ ’Ｉ” Ｎ ３が引
ぎ抜かれな１プれぽｔ【らない電荷量はＣＭＯＳタイプ
の出力バッファの場合Ｊこり小さくなる。その結果、電
流変化ｆｉｄｉ／ｄ士も小さくなり、ノイズも小さくな
る。また、出力ＤＯが’Ｉｆ”→ＩＩ ｌ−１１に変化
Ｊ−る場合、出力ＤｏのレベルはＶ。Ｃ’ＴＩＩＮから
Ｏに変化することになり、ＣＭＯＳタイプの出力バッフ
１回路の場合よりＶ−（ＶＣＣ−ＶＴＨＮ ）の変化時
間分だＶＣ （プ時間が節約できる。そのため、”Ｉ＋”−→′冒−
″へのアクセスタイムが短縮できる。
点を解決するためには、第４図（ｂ）に示した″′１−
ビルベルがＶＣＣ” ＴＨＮて・あるＮＭＯＳタイプの
出力バッファ回路を用いればＪ：い。つまり、” ｔ−
＋ ”レベルがｖｃｃ−ＶＴＩＩＮであるため、出力Ｄ
Ｏが’ ｌ−１”→” ｌ−”に変化する際、１１１−
Ｉ＋を駆動するＮ −Ｍ ＯＳ ’Ｉ” Ｎ ３が引
ぎ抜かれな１プれぽｔ【らない電荷量はＣＭＯＳタイプ
の出力バッファの場合Ｊこり小さくなる。その結果、電
流変化ｆｉｄｉ／ｄ士も小さくなり、ノイズも小さくな
る。また、出力ＤＯが’Ｉｆ”→ＩＩ ｌ−１１に変化
Ｊ−る場合、出力ＤｏのレベルはＶ。Ｃ’ＴＩＩＮから
Ｏに変化することになり、ＣＭＯＳタイプの出力バッフ
１回路の場合よりＶ−（ＶＣＣ−ＶＴＨＮ ）の変化時
間分だＶＣ （プ時間が節約できる。そのため、”Ｉ＋”−→′冒−
″へのアクセスタイムが短縮できる。
ＮＭＯＳタイプの出力バッファ回路は以上のＪ：うにＣ
ＭＯＳタイプの出力バッファ回路の問題点を解決し、か
つ出力Ｄｏが１１８ Ｉ＋−→゛″ｌ−″に変化する際
、高速化が図れるという長所を持つが、以下の短所を有
Ｊる。つまり、出力ＤｏがＬＬ Ｌ ＩＩ→” ｌ−１
”に変化する場合、” Ｈ”を駆動するのけＮ氏４ （
、） Ｓ Ｔ Ｎ ２である。従って、Ｎ−ＭＯ３ＴＮ
２が導通し、出力Ｄｏを” Ｈ”にする場合、ＮＭ Ｏ
Ｓ Ｔ Ｎ ２のソース・ドレイン間の電位差が次第１
こ小さく’Ｊす、駆動能力が落らる。そのため、ＣＭＯ
Ｓタイプの出力バッフ戸回路に比し、出力［〕０が’ｌ
”→“″）ビ′に変化づるアクセスタイムが長くなると
いう問題点があった。
ＭＯＳタイプの出力バッファ回路の問題点を解決し、か
つ出力Ｄｏが１１８ Ｉ＋−→゛″ｌ−″に変化する際
、高速化が図れるという長所を持つが、以下の短所を有
Ｊる。つまり、出力ＤｏがＬＬ Ｌ ＩＩ→” ｌ−１
”に変化する場合、” Ｈ”を駆動するのけＮ氏４ （
、） Ｓ Ｔ Ｎ ２である。従って、Ｎ−ＭＯ３ＴＮ
２が導通し、出力Ｄｏを” Ｈ”にする場合、ＮＭ Ｏ
Ｓ Ｔ Ｎ ２のソース・ドレイン間の電位差が次第１
こ小さく’Ｊす、駆動能力が落らる。そのため、ＣＭＯ
Ｓタイプの出力バッフ戸回路に比し、出力［〕０が’ｌ
”→“″）ビ′に変化づるアクセスタイムが長くなると
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ノイズが少なく、かつアクセスタイムが短い
出力バッファ回路を得ることを目的とづる１、 （課題を解決づるための手段） この発明に係る出カバツノ戸回路は、高電位点と低電位
点の間に直列に接続された第１の導電型Ｊ３よび第２の
導電型のトランジスタより成り、第１および第２の人力
信号に応じてそれぞれ前記第１の導電型おＪ：び第２の
導電型の１−ランジスタが導通ＭることにＪ、り前記高
電位点および低電位点の電位をそれぞれ示す第１および
第２の出力信号を前記第１の導電型および第２の導電型
のトランジシスタの接続点Ｊ：り出力する相補ヘリ回路
と、前記相補型回路の出ノｊに接続され、能動化される
ことにＪ、り前記相補型回路の出力を前記高電位点の電
位より低い所定電位に保つ電位保持回路と、前記第１の
入力信号に応答して導通した前記第１の導電型のトラン
ジスタを不能化量るとともに、前記電位保持回路を能動
化する手段とを備えた構成としている。
たもので、ノイズが少なく、かつアクセスタイムが短い
出力バッファ回路を得ることを目的とづる１、 （課題を解決づるための手段） この発明に係る出カバツノ戸回路は、高電位点と低電位
点の間に直列に接続された第１の導電型Ｊ３よび第２の
導電型のトランジスタより成り、第１および第２の人力
信号に応じてそれぞれ前記第１の導電型おＪ：び第２の
導電型の１−ランジスタが導通ＭることにＪ、り前記高
電位点および低電位点の電位をそれぞれ示す第１および
第２の出力信号を前記第１の導電型および第２の導電型
のトランジシスタの接続点Ｊ：り出力する相補ヘリ回路
と、前記相補型回路の出ノｊに接続され、能動化される
ことにＪ、り前記相補型回路の出力を前記高電位点の電
位より低い所定電位に保つ電位保持回路と、前記第１の
入力信号に応答して導通した前記第１の導電型のトラン
ジスタを不能化量るとともに、前記電位保持回路を能動
化する手段とを備えた構成としている。
（作用）
この発明によれば、相補型回路を構成する第１の導電型
の１−ランジスタが第１の入力信号に応答して導通した
場合、電位保持回路が能動化され、相補型回路の出力の
電位は高電位点の電位より低い所定電位に保たれる。
の１−ランジスタが第１の入力信号に応答して導通した
場合、電位保持回路が能動化され、相補型回路の出力の
電位は高電位点の電位より低い所定電位に保たれる。
（実施例）
第１図はこの発明に係る出力バッファ回路の一実施例を
承Ｊ回路図である。、ＮＡＮＤ回路Ａ１には、リードデ
ータＲＤと制御クロックφが入力され、その出力は１）
−ｔｖｌ ＯＳ Ｔ Ｐ １のグー１〜に与えられる。
承Ｊ回路図である。、ＮＡＮＤ回路Ａ１には、リードデ
ータＲＤと制御クロックφが入力され、その出力は１）
−ｔｖｌ ＯＳ Ｔ Ｐ １のグー１〜に与えられる。
ここで制御クロックφは、アクレスが開始されると一定
期間” ｌ−１”となる信号である。インバータＩ３に
はリードデータＲＤが入力され、その出力はＮ −Ｍ
Ｏ５丁Ｎ１のゲートに与えられる。、ＮＡＮＤ回路へ２
には、リードデータＲＤとインバータＩ４を介した制御
クロックφが入力され、その出力はインバータｆ５を介
しトランスミッシ］ンクートＸを構成するＮ−ＭＯ３Ｔ
Ｎ４゜１−）−ＭＯ８ｒＰ２のゲートに入力される。つ
まり、Ｎ−ＭＯ３王Ｎ４のゲートにはインバータｆ５の
出力〈ノードａどづる）が直接入力され、Ｐ−ＭＯＳ
−’ｒ Ｐ ２のグーｌ−にはインバータ■６を介しイ
ンバータＩ５の出力が入力される。
期間” ｌ−１”となる信号である。インバータＩ３に
はリードデータＲＤが入力され、その出力はＮ −Ｍ
Ｏ５丁Ｎ１のゲートに与えられる。、ＮＡＮＤ回路へ２
には、リードデータＲＤとインバータＩ４を介した制御
クロックφが入力され、その出力はインバータｆ５を介
しトランスミッシ］ンクートＸを構成するＮ−ＭＯ３Ｔ
Ｎ４゜１−）−ＭＯ８ｒＰ２のゲートに入力される。つ
まり、Ｎ−ＭＯ３王Ｎ４のゲートにはインバータｆ５の
出力〈ノードａどづる）が直接入力され、Ｐ−ＭＯＳ
−’ｒ Ｐ ２のグーｌ−にはインバータ■６を介しイ
ンバータＩ５の出力が入力される。
Ｎ−Ｍ ＯＳ ’Ｔ Ｎ ５とＰ−ＭＯ３ＴＰ３は直列
接続され、Ｎ−ＭＯ８下Ｎ５のドレインは電源電圧ｖｏ
ｏに接続されるとともにゲートにも接続されている。、
Ｐ−、−ＭＯ３ＴＰ３のドレインは抵抗Ｒ１を介し接地
されるとともにグー１〜にも接続されている。Ｎ 、、
−、Ｍ ＯＳ ’Ｔ Ｎ ６とＰ−ＭＯ３ＴＰ４とＮＭ
ＯＳ −’ｒ Ｎ ７はこの順で直列接続されている
。ＮＭ ＯＳ Ｔ Ｎ ６のソースは電源電圧Ｖ。０に
接続されるどどもにゲートにも接続されている。Ｐ−Ｍ
Ｏ３ＴＰ４のグー１〜はＰ−ｔｖｌ ＯＳ Ｔ Ｐ ３
のドレインに接続されている。Ｎ−ＭＯ８丁Ｎ７は、ソ
ースが接地され、グー１へにはインバータ１５の出力が
与えられる。そして、Ｎ −Ｍ ＯＳ Ｔ Ｎ ６とＰ
ＩＶＩ ＯＳ −ｒ Ｐ ４のソース・ドレイン共通接
続点をノルドｂどする。Ｎ１ＪＯ８ＴＮ５．Ｎ６．Ｎ７
及びＰ−ＭＯ３ＴＰ３．Ｐ４及び抵抗Ｒ１により構成さ
れる回路によりノードｂの電位をｖＣＣＶｎ＋Ｎに保つ
。ノードｂの電位はｌ−ランスミッショングー１− Ｘ
がＯＮすると、出力Ｄｏとなる。つまり、能動化される
ことにより、出力Ｄｏの電位をｖｃｃ’Ｔ１１Ｎに保つ
電位保持回路りをトランスミッシ１ンゲートＸ、インバ
ータ１６．Ｐ−ＭＯ８ＴＰ２、Ｐ３．Ｐ４．Ｎ−ＭＯ３
ＴＮ５．Ｎ６．Ｎ７及び抵抗Ｒ１により構成している。
接続され、Ｎ−ＭＯ８下Ｎ５のドレインは電源電圧ｖｏ
ｏに接続されるとともにゲートにも接続されている。、
Ｐ−、−ＭＯ３ＴＰ３のドレインは抵抗Ｒ１を介し接地
されるとともにグー１〜にも接続されている。Ｎ 、、
−、Ｍ ＯＳ ’Ｔ Ｎ ６とＰ−ＭＯ３ＴＰ４とＮＭ
ＯＳ −’ｒ Ｎ ７はこの順で直列接続されている
。ＮＭ ＯＳ Ｔ Ｎ ６のソースは電源電圧Ｖ。０に
接続されるどどもにゲートにも接続されている。Ｐ−Ｍ
Ｏ３ＴＰ４のグー１〜はＰ−ｔｖｌ ＯＳ Ｔ Ｐ ３
のドレインに接続されている。Ｎ−ＭＯ８丁Ｎ７は、ソ
ースが接地され、グー１へにはインバータ１５の出力が
与えられる。そして、Ｎ −Ｍ ＯＳ Ｔ Ｎ ６とＰ
ＩＶＩ ＯＳ −ｒ Ｐ ４のソース・ドレイン共通接
続点をノルドｂどする。Ｎ１ＪＯ８ＴＮ５．Ｎ６．Ｎ７
及びＰ−ＭＯ３ＴＰ３．Ｐ４及び抵抗Ｒ１により構成さ
れる回路によりノードｂの電位をｖＣＣＶｎ＋Ｎに保つ
。ノードｂの電位はｌ−ランスミッショングー１− Ｘ
がＯＮすると、出力Ｄｏとなる。つまり、能動化される
ことにより、出力Ｄｏの電位をｖｃｃ’Ｔ１１Ｎに保つ
電位保持回路りをトランスミッシ１ンゲートＸ、インバ
ータ１６．Ｐ−ＭＯ８ＴＰ２、Ｐ３．Ｐ４．Ｎ−ＭＯ３
ＴＮ５．Ｎ６．Ｎ７及び抵抗Ｒ１により構成している。
次に第２図（ａ）の実線■を参照しつつ、出力Ｉ〕Ｏが
Ｌ″から’ ｌ−１”に変化する動作について説明する
。アクセス前において、リードデータＲ１つがｌ Ｌ
Ｉ＋、制御り［−１ツタがＬ′°であるとする。
Ｌ″から’ ｌ−１”に変化する動作について説明する
。アクセス前において、リードデータＲ１つがｌ Ｌ
Ｉ＋、制御り［−１ツタがＬ′°であるとする。
この場合、Ｐ−ＭＯ３ＴＰ１がＯＦＦ、Ｎ−ＭＯＳ Ｔ
’ Ｎ １がＯＮ、ノードａがＬ″となるので出力Ｄｏ
はＧ Ｎ ｌ）レベル（”Ｌ”）となる。
’ Ｎ １がＯＮ、ノードａがＬ″となるので出力Ｄｏ
はＧ Ｎ ｌ）レベル（”Ｌ”）となる。
次にアクセスが開始されると一定期間制御りロックφが
” Ｈ”となる。そして、リードデータＲＤが’ ｌ−
１”になったとする。すると、ｌ”ＭＯＳ「Ｐ７がＯＮ
、Ｎ−ＭＯ８ＴＮ１が○ＦＦＬ、ノードａは’ｌ”とな
る。そのため、出力Ｄｏは一定期間遅れて１」′″ （
Ｖｏｏ）となる。その後、アクセスが終了し、制御クロ
ックφのみが′Ｌ″になると、一定時開運れてＰ−ＭＯ
３ＴＰ１がＯＦＦ、Ｎ−ＭＯ８ＴＮ１がＯ「［し、また
ノードａは” Ｈ”となる。ノードａの’ ｌ−１”に
応答して、トランスミッションゲートＸがＯＮする。従
って、出力Ｄｏには、ノードｂの電位、つまりｖｃｏ−
■１１１Ｎが出力される。このように、アクセスが終了
し、制御クロックφのみがＬ″となると、出力Ｄ ０１
７） ” ｌ−（” （７） レベルがＶ カラＶ
ＣＣＶ ＴＩＩＮ ニＣ 下がることになる。このにうにして、出力ＤＯが” Ｌ
”から” Ｉ−１”に変化する。
” Ｈ”となる。そして、リードデータＲＤが’ ｌ−
１”になったとする。すると、ｌ”ＭＯＳ「Ｐ７がＯＮ
、Ｎ−ＭＯ８ＴＮ１が○ＦＦＬ、ノードａは’ｌ”とな
る。そのため、出力Ｄｏは一定期間遅れて１」′″ （
Ｖｏｏ）となる。その後、アクセスが終了し、制御クロ
ックφのみが′Ｌ″になると、一定時開運れてＰ−ＭＯ
３ＴＰ１がＯＦＦ、Ｎ−ＭＯ８ＴＮ１がＯ「［し、また
ノードａは” Ｈ”となる。ノードａの’ ｌ−１”に
応答して、トランスミッションゲートＸがＯＮする。従
って、出力Ｄｏには、ノードｂの電位、つまりｖｃｏ−
■１１１Ｎが出力される。このように、アクセスが終了
し、制御クロックφのみがＬ″となると、出力Ｄ ０１
７） ” ｌ−（” （７） レベルがＶ カラＶ
ＣＣＶ ＴＩＩＮ ニＣ 下がることになる。このにうにして、出力ＤＯが” Ｌ
”から” Ｉ−１”に変化する。
次に、上記に示した状態より出力１つＯが’Ｌ’″に変
化する場合について第２図（ａ）の実線■を参照しなが
ら説明Ｊる。アクセス前は前述したＪ、うにリードデー
タＲＤが” ｌ−１” 、制御り［Ｊツクφが” Ｌ
” ｒあり、Ｐ−ＭｏＳ−Ｉ−Ｐｌ及びＮ−ＭＯ８ＴＮ
１はＯＦＦ、ノードａｃｔ ’Ｉ−ｔ” トｉｃｒルタ
メ、トランスミッションゲートＸはＯＮ、出力１〕０の
レベルはＶＣＣＶＴＨＮ ”なっＣいる。アクセスが開
始されるとリードデータＲＤがＩＩ Ｉ ＋＋、制御ク
ロックφが１−１′となる。その結果、一定期間遅れて
１つ−ＭＯ８丁Ｐ１がＯＦＦ、Ｎ−ＭＯ８Ｉ−Ｎ１がＯ
ＮＬ、、ノルドａは′冒−ゾ′どなる。従って、トラン
スミッションゲートＸはＯＦＦし、出力ＤＯはＧＮＤレ
ベルとなる。その後アクセスが終了し、制御クロックφ
のみが″Ｌ′″となっても、ＰＭＯ８ＴＰ１はＯＦＦ、
Ｉ’ｍ−ＭＯＳ−ｒＮ １はＯＮ、ノードａは１−′″
のＪＳまであり、出力ＤｏもＧＮＤレベルのままである
。このようにして、出力Ｄｏが′１−１ （ＶＣＣＶＩ
ＩＩＮ）から゛用−″へ変化する。
化する場合について第２図（ａ）の実線■を参照しなが
ら説明Ｊる。アクセス前は前述したＪ、うにリードデー
タＲＤが” ｌ−１” 、制御り［Ｊツクφが” Ｌ
” ｒあり、Ｐ−ＭｏＳ−Ｉ−Ｐｌ及びＮ−ＭＯ８ＴＮ
１はＯＦＦ、ノードａｃｔ ’Ｉ−ｔ” トｉｃｒルタ
メ、トランスミッションゲートＸはＯＮ、出力１〕０の
レベルはＶＣＣＶＴＨＮ ”なっＣいる。アクセスが開
始されるとリードデータＲＤがＩＩ Ｉ ＋＋、制御ク
ロックφが１−１′となる。その結果、一定期間遅れて
１つ−ＭＯ８丁Ｐ１がＯＦＦ、Ｎ−ＭＯ８Ｉ−Ｎ１がＯ
ＮＬ、、ノルドａは′冒−ゾ′どなる。従って、トラン
スミッションゲートＸはＯＦＦし、出力ＤＯはＧＮＤレ
ベルとなる。その後アクセスが終了し、制御クロックφ
のみが″Ｌ′″となっても、ＰＭＯ８ＴＰ１はＯＦＦ、
Ｉ’ｍ−ＭＯＳ−ｒＮ １はＯＮ、ノードａは１−′″
のＪＳまであり、出力ＤｏもＧＮＤレベルのままである
。このようにして、出力Ｄｏが′１−１ （ＶＣＣＶＩ
ＩＩＮ）から゛用−″へ変化する。
次に、リードデータＲＩ）がｌ Ｌ ｌ″のままで制御
クロックφが′Ｌ″゛→” ｌ−１”→” Ｌ ”と変
化する場合について説明する。このようにｉ制御クロッ
クφが変化してもＰ−ＭＯ３ＴＰ１はＯＦＦ、ＮＭＯ８
ＴＮ １はＯＮ、ノードａはａ Ｉ−＋＋のままであり
、このため、出力ＤｏもＧＮＩ）レベルのままである。
クロックφが′Ｌ″゛→” ｌ−１”→” Ｌ ”と変
化する場合について説明する。このようにｉ制御クロッ
クφが変化してもＰ−ＭＯ３ＴＰ１はＯＦＦ、ＮＭＯ８
ＴＮ １はＯＮ、ノードａはａ Ｉ−＋＋のままであり
、このため、出力ＤｏもＧＮＩ）レベルのままである。
この様子を示したのが第２図（ｂ）の実線■である。
次に、リードデータＲＤが１」°のままで、制ｒＪロク
ｌ］ツクφがＬ′″−１” Ｈ”→ＩＩ Ｌ ＋＋と変
化する場合について第２図（１１）の実線■を参照しつ
つ説明する。このように制御クロックφが変化するトソ
レニ応ＵＴ、Ｐ−ＭＯＳ Ｔ Ｐ １ ハｏ Ｆ Ｆ−
ＯＮ→ＯＦＦと変化し、ノードａの電位は” ｌ−（”
→ｔｔ Ｌ ｒ＋→” １１ ”と変化するけれども、
Ｎ−ＭＯＳ［Ｎ１はＯＦＦのままである。ノードａの電
位が” Ｈ”→Ｉｆ Ｌ″′→” １」”と変化するこ
とにＪ：リトランスミッションゲートＸはＯＮ−）ＯＦ
Ｆ−）ＯＮと変化づる。そのため、出力Ｄｏの電位は
（Ｖ ｃｃＶ ”１ＶＣＣ”ＶＣＣ’ＴＨＮ）と変化
づる。
ｌ］ツクφがＬ′″−１” Ｈ”→ＩＩ Ｌ ＋＋と変
化する場合について第２図（１１）の実線■を参照しつ
つ説明する。このように制御クロックφが変化するトソ
レニ応ＵＴ、Ｐ−ＭＯＳ Ｔ Ｐ １ ハｏ Ｆ Ｆ−
ＯＮ→ＯＦＦと変化し、ノードａの電位は” ｌ−（”
→ｔｔ Ｌ ｒ＋→” １１ ”と変化するけれども、
Ｎ−ＭＯＳ［Ｎ１はＯＦＦのままである。ノードａの電
位が” Ｈ”→Ｉｆ Ｌ″′→” １」”と変化するこ
とにＪ：リトランスミッションゲートＸはＯＮ−）ＯＦ
Ｆ−）ＯＮと変化づる。そのため、出力Ｄｏの電位は
（Ｖ ｃｃＶ ”１ＶＣＣ”ＶＣＣ’ＴＨＮ）と変化
づる。
ＨＮ
上記のように、出力Ｄ Ｏに” ｌ−１” （Ｖ ｃｃ
）出力され、その後制御クロックφが” ｌ ”になる
と出力Ｄｏの” ｌ−１”レベルはＶ。ｃからＶＣＣＶ
ＴＨＮまで下げられる。そのため、次のアクセスにｉＪ
５いて、出力Ｄｏが’Ｌ”（ＧＮＤレベル）になる場合
、ＣＭＯＳタイプの出力バッファ回路を用いた場合によ
り、電流変化ｆｉｄｉ／ｄｔが小ざくなる。ぞの結果、
ノイズの軽減が図れる。また、Ｖｏｃ（ＶＣＣ’ＴＩＩ
Ｎ ）の変化時間分だ１ノアクセスタイムの短縮が図れ
る。
）出力され、その後制御クロックφが” ｌ ”になる
と出力Ｄｏの” ｌ−１”レベルはＶ。ｃからＶＣＣＶ
ＴＨＮまで下げられる。そのため、次のアクセスにｉＪ
５いて、出力Ｄｏが’Ｌ”（ＧＮＤレベル）になる場合
、ＣＭＯＳタイプの出力バッファ回路を用いた場合によ
り、電流変化ｆｉｄｉ／ｄｔが小ざくなる。ぞの結果、
ノイズの軽減が図れる。また、Ｖｏｃ（ＶＣＣ’ＴＩＩ
Ｎ ）の変化時間分だ１ノアクセスタイムの短縮が図れ
る。
第３図はこの発明の他の実施例を示す回路図である。こ
の実施例では、Ｐ−ＭＯ８ＴＰＩ、ＮＭＯ８ＴＮ１がと
もにＯＦＦしでいるとぎに、出ｊ３ Ｄ Ｏの電位をＶ
。０より低い電位に保つための回路を、Ｎ−ＭＯ８ＴＮ
７．Ｎ８の直列回路体により桝成している。Ｉｆ−ＭＯ
３ＴＮ７．Ｎ８は直列接続され、Ｎ−ＭＯ３ＴＮ７のド
レインｔ、を電源電圧Ｖｃｃに接続され、Ｎ 、、−、
Ｍ ＯＳ ｌ−Ｎ ８のソースは接地されている。Ｎ−
ＭＯ３ＴＮ７．Ｎ８のソス・ドレイン共通接続点は、出
力Ｄ Ｏに接続されＣおり、各々のグー１〜は共通接続
されている。そし−（、インバータ１５の出力はＮ−Ｍ
Ｏ８ＴＮ ７゜Ｒ８のグー１−共通接続点に与えられて
いる。その他の構成は第１図に示した実施例と同様であ
る。
の実施例では、Ｐ−ＭＯ８ＴＰＩ、ＮＭＯ８ＴＮ１がと
もにＯＦＦしでいるとぎに、出ｊ３ Ｄ Ｏの電位をＶ
。０より低い電位に保つための回路を、Ｎ−ＭＯ８ＴＮ
７．Ｎ８の直列回路体により桝成している。Ｉｆ−ＭＯ
３ＴＮ７．Ｎ８は直列接続され、Ｎ−ＭＯ３ＴＮ７のド
レインｔ、を電源電圧Ｖｃｃに接続され、Ｎ 、、−、
Ｍ ＯＳ ｌ−Ｎ ８のソースは接地されている。Ｎ−
ＭＯ３ＴＮ７．Ｎ８のソス・ドレイン共通接続点は、出
力Ｄ Ｏに接続されＣおり、各々のグー１〜は共通接続
されている。そし−（、インバータ１５の出力はＮ−Ｍ
Ｏ８ＴＮ ７゜Ｒ８のグー１−共通接続点に与えられて
いる。その他の構成は第１図に示した実施例と同様であ
る。
次に動作について説明する。ｌ”−ＭＯ３ＴＰ１及びＮ
−ＭＯ８ＴＮ １がＯＮ、ＯＦＦする場合のリードデー
タＲＤ及び制御クロックφのレベルは第１図に示した実
施例と同様である。また、ＮＭＯ８ＴＮ７．Ｒ８が共ニ
ＯＮ 、 ＯＦ Ｆ １ル’） −ドデータＲＤ及び制
御クロックφのレベルは、第１図に示した実施例にお（
」るトランスミッショングー！〜Ｘｆ）＜ＯＮ、０ＦＦ
−Ｊる場合と同様である。
−ＭＯ８ＴＮ １がＯＮ、ＯＦＦする場合のリードデー
タＲＤ及び制御クロックφのレベルは第１図に示した実
施例と同様である。また、ＮＭＯ８ＴＮ７．Ｒ８が共ニ
ＯＮ 、 ＯＦ Ｆ １ル’） −ドデータＲＤ及び制
御クロックφのレベルは、第１図に示した実施例にお（
」るトランスミッショングー！〜Ｘｆ）＜ＯＮ、０ＦＦ
−Ｊる場合と同様である。
この実施例では、Ｎ−ＭＯ８ＴＮ７．Ｒ８が共にＯＮす
ると、これらのトランジスタの駆動能力の比に応じた電
位（電源電圧ｖｃｏより小さい電位）が出力Ｄ Ｏに出
力されるので、上記実施例と同様の効果が１ｑられる。
ると、これらのトランジスタの駆動能力の比に応じた電
位（電源電圧ｖｃｏより小さい電位）が出力Ｄ Ｏに出
力されるので、上記実施例と同様の効果が１ｑられる。
なお、上記実施例ではＭＯＳトランジスタを用いた場合
について説明したが、バイポーラ１−ランジスタを用い
ても上記実施例と同様の効果が得られる。
について説明したが、バイポーラ１−ランジスタを用い
ても上記実施例と同様の効果が得られる。
（発明の効果）
以上のように、この発明にＪ：れば、相補型回路の出力
に接続され、能動化されることにより該相補型回路の出
力を高電位点の電位より低い所定電位に保つ電位保持回
路ど、第１の入力信号に応答して導通した第１のＳ電型
の１−ランジスタを不能化するとともに、電位保持回路
を能動化する手段とを備えており、第１の導電型のトラ
ンジスタが導通した場合、第１の導電型のトランジスタ
を不能化し、電位保持手段が能動化されるにうにしてい
るので、相補型回路の出力は高電位点の電位より低い所
定電位に保たれる。そのため、相補型回路の出力が高電
位から低電位に変化する場合、電流変化量ｄｉ／ｄｔは
従来より小さくなり、ノイズも小さくなるという効果が
ある。また、従来よりアクセスタイムも速くなるという
効果がある。
に接続され、能動化されることにより該相補型回路の出
力を高電位点の電位より低い所定電位に保つ電位保持回
路ど、第１の入力信号に応答して導通した第１のＳ電型
の１−ランジスタを不能化するとともに、電位保持回路
を能動化する手段とを備えており、第１の導電型のトラ
ンジスタが導通した場合、第１の導電型のトランジスタ
を不能化し、電位保持手段が能動化されるにうにしてい
るので、相補型回路の出力は高電位点の電位より低い所
定電位に保たれる。そのため、相補型回路の出力が高電
位から低電位に変化する場合、電流変化量ｄｉ／ｄｔは
従来より小さくなり、ノイズも小さくなるという効果が
ある。また、従来よりアクセスタイムも速くなるという
効果がある。
さらに、相補型回路の出力が低電位から高電位に変化づ
る場合、相補型回路を構成する第１の導電型の１ヘラン
ジスタがＯＮするので、アクゼスタイムが長くなること
はない。
る場合、相補型回路を構成する第１の導電型の１ヘラン
ジスタがＯＮするので、アクゼスタイムが長くなること
はない。
第１図はこの発明に係る出力バツフｒア回路の一実施例
を示す回路図、第２図は第１図に示した回路の動作を説
明するための図、第３図はこの発明の他の実施例を示す
回路図、第４図は従来の出力バッファ回路を示す回路図
、第５図は第４図に示した回路の動作を説明するための
図である。 図において、Ｃは０Ｍ０８回路、Ｄは電位保持回路、Ｒ
１つはリードデータ、φは制御クロック、Ａ１及びＡ２
はＮＡＮＯ回路、１３．１４及びＩ５はインバータであ
る。 なお、各図中同一符号は同一または相当部分をンＫ ｉ
。 代理人 大 岩 増 維 正 書 （自発） 早成 疎１年５月
を示す回路図、第２図は第１図に示した回路の動作を説
明するための図、第３図はこの発明の他の実施例を示す
回路図、第４図は従来の出力バッファ回路を示す回路図
、第５図は第４図に示した回路の動作を説明するための
図である。 図において、Ｃは０Ｍ０８回路、Ｄは電位保持回路、Ｒ
１つはリードデータ、φは制御クロック、Ａ１及びＡ２
はＮＡＮＯ回路、１３．１４及びＩ５はインバータであ
る。 なお、各図中同一符号は同一または相当部分をンＫ ｉ
。 代理人 大 岩 増 維 正 書 （自発） 早成 疎１年５月
Claims (1)
- （１）高電位点と低電位点の間に直列に接続された第１
の導電型および第２の導電型のトランジスタより成り、
第１および第２の入力信号に応じてそれぞれ前記第１の
導電型および第２の導電型のトランジスタが導通するこ
とにより前記高電位点および低電位点の電位をそれぞれ
示す第１および第２の出力信号を前記第１の導電型およ
び第２の導電型のトランンジスタの接続点より出力する
相補型回路と、 前記相補型回路の出力に接続され、能動化されることに
より前記相補型回路の出力を前記高電位点の電位より低
い所定電位に保つ電位保持回路と、前記第１の入力信号
に応答して導通した前記第１の導電型のトランジスタを
不能化するとともに、前記電位保持回路を能動化する手
段とを備えた出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267390A JPH0777344B2 (ja) | 1988-10-24 | 1988-10-24 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267390A JPH0777344B2 (ja) | 1988-10-24 | 1988-10-24 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113721A true JPH02113721A (ja) | 1990-04-25 |
| JPH0777344B2 JPH0777344B2 (ja) | 1995-08-16 |
Family
ID=17444183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267390A Expired - Lifetime JPH0777344B2 (ja) | 1988-10-24 | 1988-10-24 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777344B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476899A (ja) * | 1990-07-18 | 1992-03-11 | Mitsubishi Electric Corp | 出力バッファ回路 |
| EP0681370A1 (fr) * | 1994-05-03 | 1995-11-08 | Matra Mhs | Circuit de sortie pour circuit intégré |
| WO1997020390A1 (en) * | 1995-11-27 | 1997-06-05 | Advanced Micro Devices, Inc. | A bus driver circuit configured to partially discharge a bus conductor to decrease line to line coupling capacitance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144621A (ja) * | 1986-12-09 | 1988-06-16 | Toshiba Corp | 半導体集積回路 |
-
1988
- 1988-10-24 JP JP63267390A patent/JPH0777344B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144621A (ja) * | 1986-12-09 | 1988-06-16 | Toshiba Corp | 半導体集積回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476899A (ja) * | 1990-07-18 | 1992-03-11 | Mitsubishi Electric Corp | 出力バッファ回路 |
| EP0681370A1 (fr) * | 1994-05-03 | 1995-11-08 | Matra Mhs | Circuit de sortie pour circuit intégré |
| FR2719727A1 (fr) * | 1994-05-03 | 1995-11-10 | Matra Mhs | Circuit de sortie pour circuit intégré. |
| US5541533A (en) * | 1994-05-03 | 1996-07-30 | Matra Mhs | Output circuit for an TTL-CMOS integrated circuit |
| WO1997020390A1 (en) * | 1995-11-27 | 1997-06-05 | Advanced Micro Devices, Inc. | A bus driver circuit configured to partially discharge a bus conductor to decrease line to line coupling capacitance |
| US5691655A (en) * | 1995-11-27 | 1997-11-25 | Advanced Micro Devices, Inc. | Bus driver circuit configured to partially discharge a bus conductor to decrease line to line coupling capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777344B2 (ja) | 1995-08-16 |
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