JPH021155A - 半導体装置 - Google Patents
半導体装置Info
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- JPH021155A JPH021155A JP1038758A JP3875889A JPH021155A JP H021155 A JPH021155 A JP H021155A JP 1038758 A JP1038758 A JP 1038758A JP 3875889 A JP3875889 A JP 3875889A JP H021155 A JPH021155 A JP H021155A
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
多結晶シリコンの電極又は配線が極めて薄い絶縁膜に接
した構造を有する半導体装置に関し、高集積化する際に
、闇値の変動やゲート耐圧の劣化等の不良の発生を防ぐ
ことを防ぐことを目的とし、 複数種類の厚さを有する絶縁膜と、該絶縁膜上に延在す
る多結晶シリコン膜の電極又は配線を有し、前記絶縁膜
のうち少なくとも最小の膜厚を有する絶縁膜に接する部
分の多結晶シリコン膜が他の部分の多結晶シリコン膜に
比べて低濃度の不純物を含んだ半導体装置を構成し、或
いは蓄積電極上に誘電体膜、対向電極が積層されてなる
メモリセル容量を有するダイナミックメモリセルを具備
し、前記対向電極は多結晶シリコン膜よりなり、その不
純物濃度が他の電極又は配線を構成する多結晶シリコン
膜の不純物濃度よりも低い半導体装置を構成する。
した構造を有する半導体装置に関し、高集積化する際に
、闇値の変動やゲート耐圧の劣化等の不良の発生を防ぐ
ことを防ぐことを目的とし、 複数種類の厚さを有する絶縁膜と、該絶縁膜上に延在す
る多結晶シリコン膜の電極又は配線を有し、前記絶縁膜
のうち少なくとも最小の膜厚を有する絶縁膜に接する部
分の多結晶シリコン膜が他の部分の多結晶シリコン膜に
比べて低濃度の不純物を含んだ半導体装置を構成し、或
いは蓄積電極上に誘電体膜、対向電極が積層されてなる
メモリセル容量を有するダイナミックメモリセルを具備
し、前記対向電極は多結晶シリコン膜よりなり、その不
純物濃度が他の電極又は配線を構成する多結晶シリコン
膜の不純物濃度よりも低い半導体装置を構成する。
本発明は半導体装置、特に多結晶シリコンの電極又は配
線が極めて薄い絶縁膜に接した構造を有する半導体装置
の改良に関する。
線が極めて薄い絶縁膜に接した構造を有する半導体装置
の改良に関する。
ＬＳＩ等のＭＩＳ型半導体装置においては、素子の微細
化と共に二酸化シリコン（Ｓｉ０２）膜等のゲート絶縁
膜も薄膜化の一途をたどっている。
化と共に二酸化シリコン（Ｓｉ０２）膜等のゲート絶縁
膜も薄膜化の一途をたどっている。
このゲート絶縁膜の薄膜化が１００人を下回り例えば５
０人程度になると、該ＭＩＳ半導体装置に、闇値の変動
、ゲート耐圧の劣化等の特性の変動及び劣化を生ずるよ
うになるので、その改善が要望されている。
０人程度になると、該ＭＩＳ半導体装置に、闇値の変動
、ゲート耐圧の劣化等の特性の変動及び劣化を生ずるよ
うになるので、その改善が要望されている。
〔従来の技術］
ＭＩＳ型半導体装置のゲート電極を含む下層の電極又は
配線の材料には、多結晶シリコン（ポリＳｉ）が多く用
いられるが、従来酸ポリＳｉよりなる電極配線は、配線
抵抗を減少させるために全体が均一な高不純物濃度に形
成されていた。これは、スタックド型のダイナミックメ
モリセルに於いても同様であり、メモリセル容量の対向
電極を構成する多結晶シリコン膜には、他の電極又は配
線を構成する多結晶シリコン膜と同様に抵抗を極力下げ
る為にその不純物濃度は高濃度とされていた。
配線の材料には、多結晶シリコン（ポリＳｉ）が多く用
いられるが、従来酸ポリＳｉよりなる電極配線は、配線
抵抗を減少させるために全体が均一な高不純物濃度に形
成されていた。これは、スタックド型のダイナミックメ
モリセルに於いても同様であり、メモリセル容量の対向
電極を構成する多結晶シリコン膜には、他の電極又は配
線を構成する多結晶シリコン膜と同様に抵抗を極力下げ
る為にその不純物濃度は高濃度とされていた。
かかるポリＳｉ電極又は配線を有する従来のＭＩＳ型半
導体装置において、闇値の変動及びゲート耐圧の劣化を
生ずる原因として、前述したゲート電極内の不純物のゲ
ート絶縁膜例えばゲートＳｉｎ。
導体装置において、闇値の変動及びゲート耐圧の劣化を
生ずる原因として、前述したゲート電極内の不純物のゲ
ート絶縁膜例えばゲートＳｉｎ。
膜内或いはゲートＳｉＯ□膜を通して基板内への拡散が
考えられる。
考えられる。
５ｉＯｚ中には不純物が拡散しにくいとはいってもゲー
ト電極形成後の熱処理によってゲー） ５ｉＯｚ膜中に
多少なりとも拡散して行くことは避けられない事実であ
る。
ト電極形成後の熱処理によってゲー） ５ｉＯｚ膜中に
多少なりとも拡散して行くことは避けられない事実であ
る。
この拡散不純物は第５図の不純物濃度プロファイルのよ
うに、ゲート５ｉＯｚ膜中に指数関数的に減少する濃度
分布をとって拡散し、この拡散領域は熱処理の温度、時
間、雰囲気等に依存し一義的には決まらないものの、何
れにしても有限の値で存在する。
うに、ゲート５ｉＯｚ膜中に指数関数的に減少する濃度
分布をとって拡散し、この拡散領域は熱処理の温度、時
間、雰囲気等に依存し一義的には決まらないものの、何
れにしても有限の値で存在する。
なお第５図において縦軸１ｏｇＣは対数で示した不純物
濃度、横軸ｔは深さ、ポリＳｉはポリＳｉゲート電極内
部、ＳｉＯ□はゲートＳｉｎ、膜内部、ＳはポリＳｉゲ
ート電極とゲー） ＳｉＯ□膜との界面、Ｃｔ 、Ｃｚ
は不純物の濃度分布を示す。
濃度、横軸ｔは深さ、ポリＳｉはポリＳｉゲート電極内
部、ＳｉＯ□はゲートＳｉｎ、膜内部、ＳはポリＳｉゲ
ート電極とゲー） ＳｉＯ□膜との界面、Ｃｔ 、Ｃｚ
は不純物の濃度分布を示す。
例えば上記拡散領域の深さが２０人程度であったとすれ
ば、従来用いられていた２００〜３００人程度のゲー程
度５ｉＯｚ膜厚ではその１０％以下であってそれ捏持性
に悪影響を及ぼさなかったものが、素子の微細化が進ん
でゲートＳｉＯ２膜厚が５０人程度にまで薄膜化されて
くると、上記拡散法さがゲートＳｉ０ｇ膜厚の４０％程
度の高い比率を占めるために、闇値電圧の変動、ゲート
耐圧の低下等、トランジスタ特性に重大な影響を与える
ようになる。
ば、従来用いられていた２００〜３００人程度のゲー程
度５ｉＯｚ膜厚ではその１０％以下であってそれ捏持性
に悪影響を及ぼさなかったものが、素子の微細化が進ん
でゲートＳｉＯ２膜厚が５０人程度にまで薄膜化されて
くると、上記拡散法さがゲートＳｉ０ｇ膜厚の４０％程
度の高い比率を占めるために、闇値電圧の変動、ゲート
耐圧の低下等、トランジスタ特性に重大な影響を与える
ようになる。
一方該半導体装置においては高集積度になる程配線の長
さが大きくなり且つ配線幅も縮小されて配線抵抗が増大
し、動作の遅延が問題になってくる。
さが大きくなり且つ配線幅も縮小されて配線抵抗が増大
し、動作の遅延が問題になってくる。
そのためポリＳｉを電極、配線、例えばゲート電極にポ
リＳｉを用いる時には、その不純物濃度を増大させるこ
とによって配線抵抗の減少が図られるが、この場合ゲー
ト電極を含むポリＳｉ電極配線全体が均一な不純物濃度
に形成されていた従来のＭＩＳ型半導体装置においては
、前記ポリＳｉ層からの不純物の拡散によってゲート５
ｉＯｚ膜中に形成される不純物拡散領域の深さが増して
、より一層前記特性の変動及び劣化を招くことが避けら
れなくなることが考えられる。更に本発明者等の実験に
よると、メモリセル容量の対向電極をポリＳｉで構成し
たスタックド型ダイナミックメモリセルに於いては、微
細化の為に容量形成用絶縁膜を薄くしていくと電極間の
短絡等の不良の発生率が上昇することが確認された。
リＳｉを用いる時には、その不純物濃度を増大させるこ
とによって配線抵抗の減少が図られるが、この場合ゲー
ト電極を含むポリＳｉ電極配線全体が均一な不純物濃度
に形成されていた従来のＭＩＳ型半導体装置においては
、前記ポリＳｉ層からの不純物の拡散によってゲート５
ｉＯｚ膜中に形成される不純物拡散領域の深さが増して
、より一層前記特性の変動及び劣化を招くことが避けら
れなくなることが考えられる。更に本発明者等の実験に
よると、メモリセル容量の対向電極をポリＳｉで構成し
たスタックド型ダイナミックメモリセルに於いては、微
細化の為に容量形成用絶縁膜を薄くしていくと電極間の
短絡等の不良の発生率が上昇することが確認された。
そこで本発明は、ポリＳｉ電極／配線下に薄い絶縁膜を
有する構造のＭＩＳ型半導体装置を高集積化する際に、
闇値の変動やゲート耐圧の劣化等の不良の発生を防ぐこ
とを防ぐことを目的とする。
有する構造のＭＩＳ型半導体装置を高集積化する際に、
闇値の変動やゲート耐圧の劣化等の不良の発生を防ぐこ
とを防ぐことを目的とする。
上記課題は、複数種類の厚さを有する絶縁膜と、該絶縁
膜上に延在する多結晶シリコン膜の電極又は配線を有し
、前記絶縁膜のうち少なくとも最小の膜厚を有する絶縁
膜に接する部分の多結晶シリコン膜が他の部分の多結晶
シリコン膜に比べて低濃度の不純物を含んでなることを
特徴とする半導体装置、 蓄積電極上に誘電体膜、対向電極が積層されてなるメモ
リセル容量を有するダイナミックメモリセルを具備し、
前記対向電極は多結晶シリコン膜よりなり、その不純物
濃度が他の電極又は配線を構成する多結晶シリコン膜の
不純物濃度よりも低いことを特徴とする半導体装置によ
って解決される。
膜上に延在する多結晶シリコン膜の電極又は配線を有し
、前記絶縁膜のうち少なくとも最小の膜厚を有する絶縁
膜に接する部分の多結晶シリコン膜が他の部分の多結晶
シリコン膜に比べて低濃度の不純物を含んでなることを
特徴とする半導体装置、 蓄積電極上に誘電体膜、対向電極が積層されてなるメモ
リセル容量を有するダイナミックメモリセルを具備し、
前記対向電極は多結晶シリコン膜よりなり、その不純物
濃度が他の電極又は配線を構成する多結晶シリコン膜の
不純物濃度よりも低いことを特徴とする半導体装置によ
って解決される。
即ち本発明は素子を微細化すると、ポリＳｉ中の不純物
濃度とその下の絶縁膜の厚さとの関係が素子の不良発生
率に大きく影響することを見出し、半導体装置に配設さ
れるポリＳｉ電極又は配線からの不純物の拡散によって
素子特性が劣化するような極端に薄い絶縁膜上に配設さ
れて、例えばゲート電極等として機能する部分は、導入
する不純物の濃度を減少させ不純物の絶縁膜内への拡散
深さを浅くして咳薄い絶縁膜の変質による素子特性の変
動劣化を防止し、且つ不純物の拡散による性能劣化が顕
著に現れないような厚い絶縁膜上延在せしめられて配線
として機能する部分は、不純物を高濃度に導入して低抵
抗化し、これによって配線抵抗の減少を図る。更にダイ
ナミックメモリセルのスタットクキャパシタに於いて極
めて薄い絶縁膜に接する対向電極を構成するポリＳｉ中
の不純物濃度を他の配線部分のポ’ＪＳｉ注の不純物濃
度よりも低くすることで絶縁膜に加わる゛メカニカルス
トレスを減少させてメモリセル容量の不良発生率を下げ
る。
濃度とその下の絶縁膜の厚さとの関係が素子の不良発生
率に大きく影響することを見出し、半導体装置に配設さ
れるポリＳｉ電極又は配線からの不純物の拡散によって
素子特性が劣化するような極端に薄い絶縁膜上に配設さ
れて、例えばゲート電極等として機能する部分は、導入
する不純物の濃度を減少させ不純物の絶縁膜内への拡散
深さを浅くして咳薄い絶縁膜の変質による素子特性の変
動劣化を防止し、且つ不純物の拡散による性能劣化が顕
著に現れないような厚い絶縁膜上延在せしめられて配線
として機能する部分は、不純物を高濃度に導入して低抵
抗化し、これによって配線抵抗の減少を図る。更にダイ
ナミックメモリセルのスタットクキャパシタに於いて極
めて薄い絶縁膜に接する対向電極を構成するポリＳｉ中
の不純物濃度を他の配線部分のポ’ＪＳｉ注の不純物濃
度よりも低くすることで絶縁膜に加わる゛メカニカルス
トレスを減少させてメモリセル容量の不良発生率を下げ
る。
かくて安定したトランジスタ特性を有し、且つ高動作速
度を有する信頼性の高い高集積度のＭＩＳ型半導体装置
が形成される。
度を有する信頼性の高い高集積度のＭＩＳ型半導体装置
が形成される。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の第１の実施例の模式平面図（ａ）及び
Ａ−Ａ矢視模式断面図（ｂ）、第２図（ａ）〜（ｄ）は
同第１の実施例の形成方法の一例を示す工程断面図、第
３図は本発明の第２の実施例の模式平面図（ａ）及びＡ
−Ａ矢視模式断面図（ト））、第４図（ａ）〜（Ｃ）は
同第２の実施例の形成方法の一例を示す工程断面図であ
る。
Ａ−Ａ矢視模式断面図（ｂ）、第２図（ａ）〜（ｄ）は
同第１の実施例の形成方法の一例を示す工程断面図、第
３図は本発明の第２の実施例の模式平面図（ａ）及びＡ
−Ａ矢視模式断面図（ト））、第４図（ａ）〜（Ｃ）は
同第２の実施例の形成方法の一例を示す工程断面図であ
る。
全図を通じ同一対象物は同一符合で示す。
第１図に示される第１の実施例は、本発明に係るポリＳ
ｉ電極配線を１層のポリ５ｉＪｉから作り分ける例であ
る。
ｉ電極配線を１層のポリ５ｉＪｉから作り分ける例であ
る。
第１図において、■はｐ−型Ｓｉ基板、２はフィールド
ＳｉＯ□膜、３はｐ型チャネルストッパ、４Ａ、４Ｂは
第１、第２のトランジスタ（Ｔｒ）形成領域、５はゲー
）ＳｉＯｘ膜、６はコンタクト窓、７は同一層のポリＳ
ｉパターン、７Ａ＋ 、７Ａ２は前記ポリＳｉパターン
７から形成した例えば６００Ω／ロ程度の高シート抵抗
を有する低不純物（燐または砒素）濃度のｎ−型ゲート
電極部、７Ｂ、７Ｂ＋ 、７８ｚ 、７Ｂ３は前記ポリ
Ｓｉパターン７よりなる例えば２５Ω／口程度の低シー
ト抵抗を有する高不純物（燐または砒素）濃度のｎ゛型
型線線部８Ａ、８Ｂ、８Ｃ１８Ｄは第１、第２、第３、
第４のｎ２型ソース／ドレイン（Ｓ／Ｄ） ？ｆＩ域を
示す。
ＳｉＯ□膜、３はｐ型チャネルストッパ、４Ａ、４Ｂは
第１、第２のトランジスタ（Ｔｒ）形成領域、５はゲー
）ＳｉＯｘ膜、６はコンタクト窓、７は同一層のポリＳ
ｉパターン、７Ａ＋ 、７Ａ２は前記ポリＳｉパターン
７から形成した例えば６００Ω／ロ程度の高シート抵抗
を有する低不純物（燐または砒素）濃度のｎ−型ゲート
電極部、７Ｂ、７Ｂ＋ 、７８ｚ 、７Ｂ３は前記ポリ
Ｓｉパターン７よりなる例えば２５Ω／口程度の低シー
ト抵抗を有する高不純物（燐または砒素）濃度のｎ゛型
型線線部８Ａ、８Ｂ、８Ｃ１８Ｄは第１、第２、第３、
第４のｎ２型ソース／ドレイン（Ｓ／Ｄ） ？ｆＩ域を
示す。
この実施例に示されるＭＩＳ型半導体装置においては、
ポリＳｉ層よりなり、低不純物濃度を有してゲートＳｉ
Ｏ□膜５中への不純物の拡散が制限されるゲート電極部
？ＡＩ 、７＾２等と、高不純物濃度で低抵抗を有する
配線部７Ｂ、７Ｂ、 、７８ｚ 、７Ｂ、等とが一体の
ポリＳｉ電極配線内に作り分けられる。
ポリＳｉ層よりなり、低不純物濃度を有してゲートＳｉ
Ｏ□膜５中への不純物の拡散が制限されるゲート電極部
？ＡＩ 、７＾２等と、高不純物濃度で低抵抗を有する
配線部７Ｂ、７Ｂ、 、７８ｚ 、７Ｂ、等とが一体の
ポリＳｉ電極配線内に作り分けられる。
この実施例の構造は、以下に第２図（ａ）〜（ｄ）及び
第１図を参照し一例について説明する製造方法によって
容易に形成される。
第１図を参照し一例について説明する製造方法によって
容易に形成される。
第２図（ａ）参照
先ず通常の方法により第１、第２のトランジスタ形成領
域４Ａ及び４Ｂを表出し、下部にｐ型チャネルストッパ
３を有するフィールドＳｉＯ□膜２をｐ型Ｓｔ基板１面
に形成し、次いで第１、第２のトランジスタ形成領域４
Ａ及び４Ｂ上に熱酸化により５０人程度の厚さのゲー）
ＳｉＯ□膜５を形成する。
域４Ａ及び４Ｂを表出し、下部にｐ型チャネルストッパ
３を有するフィールドＳｉＯ□膜２をｐ型Ｓｔ基板１面
に形成し、次いで第１、第２のトランジスタ形成領域４
Ａ及び４Ｂ上に熱酸化により５０人程度の厚さのゲー）
ＳｉＯ□膜５を形成する。
第２図［有］）参照
次いでＳ／Ｄコンタクトをとる９Ａ、 ９Ｂ等の領域上
のゲートＳｉｎ、膜５を通常のフォトリソグラフィ手段
により選択的に除去しコンタクト窓６を形成した後、Ｃ
ＶＤ法により該基板上に厚さ５０００人程度０ポリＳｉ
層１０７を形成し、該ポリＳｉ層１０７の全面に通常の
ガス拡散手段等により例えば燐（Ｐ）を低濃度に導入し
、該ポリＳｉ層１０７をＰ濃度１０”ｃｌｎ−’程度、
シート抵抗が６００Ω／ロ程度のｎ−型に制御する。
のゲートＳｉｎ、膜５を通常のフォトリソグラフィ手段
により選択的に除去しコンタクト窓６を形成した後、Ｃ
ＶＤ法により該基板上に厚さ５０００人程度０ポリＳｉ
層１０７を形成し、該ポリＳｉ層１０７の全面に通常の
ガス拡散手段等により例えば燐（Ｐ）を低濃度に導入し
、該ポリＳｉ層１０７をＰ濃度１０”ｃｌｎ−’程度、
シート抵抗が６００Ω／ロ程度のｎ−型に制御する。
第２図（Ｃ）参照
次いで熱酸化等により、該ポリＳｉ層１０７上に厚さ５
００人程０のマスク用ＳｉＯ□膜ｌＯを形成し、次いで
通常のフォトリソグラフィ手段によりパターニングを行
い、マスク用ＳｉＯ□膜１０を上部に有する連続したｎ
−型のポリＳｉパターン３７を形成する。
００人程０のマスク用ＳｉＯ□膜ｌＯを形成し、次いで
通常のフォトリソグラフィ手段によりパターニングを行
い、マスク用ＳｉＯ□膜１０を上部に有する連続したｎ
−型のポリＳｉパターン３７を形成する。
第２図（ｄ）参照
次いで通常のフォトリソグラフィ手段により上記マスク
用５ｉＯｚ膜１０をパターニングし、上記ｎ−型ポリＳ
４層パターン３７上に、ゲート電極部７Ａ、、７へ２等
上を覆う５ｉ（ｈマスクパターン１０＾、１０Ｂ等を形
成し、次いでこのＳｉＯ□マスクパターンＩＯＡ、１０
Ｂ等をマスクにし通常のガス拡散法により、該ｎ−型ボ
リＳｉパターン３７のＳｉＯ，マスクパターン１０Ａ
、ＩＯＢ等に覆われない配線として機能する部分、及び
基板面の表出される領域に選択的に砒素（ΔＳ）若しく
は燐（Ｐ）を高濃度に導入して、１０′９〜１０”°程
度の高Ｐ濃度を有し２５Ω／口程度の低シート抵抗を有
するｎ゛型の配線形成部７Ｂ＋ 、７８ｚ、７Ｂ３等、
及び第１、第２、第３のｎ゛型Ｓ／Ｄ ｊＩ域８Ａ、８
Ｂ、８０等を形成する。ここで配線形成部７ｎ、、７Ｂ
ｚ 、７Ｂｚ等の下部の基板面には該配線形成部からの
固相拡散によって上記第１、第２、第３、第４の型Ｓ／
Ｄ領域８Ａ、 ８Ｂ、 ８Ｃ，８０等と一体のｎ°型領
領域形成される。
用５ｉＯｚ膜１０をパターニングし、上記ｎ−型ポリＳ
４層パターン３７上に、ゲート電極部７Ａ、、７へ２等
上を覆う５ｉ（ｈマスクパターン１０＾、１０Ｂ等を形
成し、次いでこのＳｉＯ□マスクパターンＩＯＡ、１０
Ｂ等をマスクにし通常のガス拡散法により、該ｎ−型ボ
リＳｉパターン３７のＳｉＯ，マスクパターン１０Ａ
、ＩＯＢ等に覆われない配線として機能する部分、及び
基板面の表出される領域に選択的に砒素（ΔＳ）若しく
は燐（Ｐ）を高濃度に導入して、１０′９〜１０”°程
度の高Ｐ濃度を有し２５Ω／口程度の低シート抵抗を有
するｎ゛型の配線形成部７Ｂ＋ 、７８ｚ、７Ｂ３等、
及び第１、第２、第３のｎ゛型Ｓ／Ｄ ｊＩ域８Ａ、８
Ｂ、８０等を形成する。ここで配線形成部７ｎ、、７Ｂ
ｚ 、７Ｂｚ等の下部の基板面には該配線形成部からの
固相拡散によって上記第１、第２、第３、第４の型Ｓ／
Ｄ領域８Ａ、 ８Ｂ、 ８Ｃ，８０等と一体のｎ°型領
領域形成される。
第１図参照
次いで通常のフォトリソグラフィ手段により上記ポリＳ
ｉパターン３７を所望の形状に切り離し、１層のポリＳ
ｉ電極配線７中に低不純物濃度のｎ−型ゲート電極部７
Ａ＋ 、７Ａｚ等と高不純物濃度で低抵抗を有するｎ゛
型型線線部７Ｂ７Ｂ＋ 、７８ｚ 、７Ｂｓ等を有する
ポリＳｉ電極配線を具備した本発明に係るＭＩＳ型半導
体装置が形成される。
ｉパターン３７を所望の形状に切り離し、１層のポリＳ
ｉ電極配線７中に低不純物濃度のｎ−型ゲート電極部７
Ａ＋ 、７Ａｚ等と高不純物濃度で低抵抗を有するｎ゛
型型線線部７Ｂ７Ｂ＋ 、７８ｚ 、７Ｂｓ等を有する
ポリＳｉ電極配線を具備した本発明に係るＭＩＳ型半導
体装置が形成される。
また第２の実施例は本発明に係るポリＳｉ電極配線を２
層のポリＳｉ層を用いて形成した例である。
層のポリＳｉ層を用いて形成した例である。
この場合第３図に示すように、第１の実施例のゲート電
極部７Ａ＋ 、７Ａ２に相当するｎ−型ポリＳｉゲート
電極１１Ａ 、ＩＩＢは第１（下層）のポリＳｉ層（Ｐ
Ａ）で形成され、第１の実施例の配線部７Ｂ、 ７Ｂ＋
、７１ｈ 、７Ｂ３等に相当するｎ０型ポリＳｉ配線１
４．１４Ａ 、１４Ｂ 、 １４Ｃ等は第２（上層）の
ポリＳｉ層（ＰＢ）によって形成され、例えば該ｎ−型
ポリＳｉゲート電極１１Ａに示されるようにｎ−型ポリ
Ｓｉゲート電極の両端部にｎ゛゛ポリＳｉ配線１４Ａ
、 １４Ｂ等が、該ゲート電極１１Ａの表面に形成され
た絶縁膜例えば５ｉ０２絶縁膜１２のコンタクト窓１３
Ａ 、１３Ｂ等を介してそれぞれ接続され、且つまたポ
リＳｔ配線１４Ｂの他端部と４Ｂの領域に形成されるＭ
ＯＳ）ランジスタの一方のｎ゛型Ｓ／Ｄ領域８Ａとが、
Ｓ／ＤｍＪｔ域の上面に形成されたＳｉＯ□絶縁膜１２
のコンタクト窓１３Ｃを介して接続されて、本発明に係
るポリＳｉ電極配線が構成される。
極部７Ａ＋ 、７Ａ２に相当するｎ−型ポリＳｉゲート
電極１１Ａ 、ＩＩＢは第１（下層）のポリＳｉ層（Ｐ
Ａ）で形成され、第１の実施例の配線部７Ｂ、 ７Ｂ＋
、７１ｈ 、７Ｂ３等に相当するｎ０型ポリＳｉ配線１
４．１４Ａ 、１４Ｂ 、 １４Ｃ等は第２（上層）の
ポリＳｉ層（ＰＢ）によって形成され、例えば該ｎ−型
ポリＳｉゲート電極１１Ａに示されるようにｎ−型ポリ
Ｓｉゲート電極の両端部にｎ゛゛ポリＳｉ配線１４Ａ
、 １４Ｂ等が、該ゲート電極１１Ａの表面に形成され
た絶縁膜例えば５ｉ０２絶縁膜１２のコンタクト窓１３
Ａ 、１３Ｂ等を介してそれぞれ接続され、且つまたポ
リＳｔ配線１４Ｂの他端部と４Ｂの領域に形成されるＭ
ＯＳ）ランジスタの一方のｎ゛型Ｓ／Ｄ領域８Ａとが、
Ｓ／ＤｍＪｔ域の上面に形成されたＳｉＯ□絶縁膜１２
のコンタクト窓１３Ｃを介して接続されて、本発明に係
るポリＳｉ電極配線が構成される。
第４図（ａ）参照
この構造を形成するに際しては、前記実施例同様に、フ
ィールド５ｉｎ２膜２及びｐ型チャネルストッパ３によ
って分離画定された第１、第２のトランジスタ形成領域
４Ａ及び４Ｂ上に熱酸化により５０人程度の厚さのゲー
）ＳｉＯ□膜５を形成した後、該基板上に第１のポリＳ
ｉ層（ＰＡ）を形成し、次いで該第１のポリＳｉ層（Ｐ
Ａ）に前記実施例同様の低濃度に＊（Ｐ）を導入した後
、該ポリＳｉ層（ＰＡ）をレジストパターン１５Ａ 、
１５Ｂ等をマスクにパターニングしてＰＡよりなるｎ−
ポリＳｉゲート電極１１Ａ及びＩＩＢ等を形成し、次い
で上記レジストパターン１５Ａ、１５Ｂ等をマスクにし
ゲートＳｉｎ、膜５を通してトランジスタ形成領域４Ａ
、 ４Ｂ等に高濃度に砒素（Ａｓ”）をイオン注入し、
Ｓ／Ｄ領域となる高濃度Ａｓ”注大領域１０８Ａ、 １
０８Ｂ、 （１０８Ｃ）等を形成する。
ィールド５ｉｎ２膜２及びｐ型チャネルストッパ３によ
って分離画定された第１、第２のトランジスタ形成領域
４Ａ及び４Ｂ上に熱酸化により５０人程度の厚さのゲー
）ＳｉＯ□膜５を形成した後、該基板上に第１のポリＳ
ｉ層（ＰＡ）を形成し、次いで該第１のポリＳｉ層（Ｐ
Ａ）に前記実施例同様の低濃度に＊（Ｐ）を導入した後
、該ポリＳｉ層（ＰＡ）をレジストパターン１５Ａ 、
１５Ｂ等をマスクにパターニングしてＰＡよりなるｎ−
ポリＳｉゲート電極１１Ａ及びＩＩＢ等を形成し、次い
で上記レジストパターン１５Ａ、１５Ｂ等をマスクにし
ゲートＳｉｎ、膜５を通してトランジスタ形成領域４Ａ
、 ４Ｂ等に高濃度に砒素（Ａｓ”）をイオン注入し、
Ｓ／Ｄ領域となる高濃度Ａｓ”注大領域１０８Ａ、 １
０８Ｂ、 （１０８Ｃ）等を形成する。
第４図（ｂ）参照
次いで上記レジストパターン１５Ａ 、１５Ｂ等及び表
出するゲー）ＳｉＯ□膜５を除去した後、熱酸化等によ
りゲート電極１１Ａ 、 ＩＩＢ等の表面及びトランジ
スタ形成領域４Ａ、４Ｂ等に表出する基板面に厚さ１０
００人程度０Ｓｉ０２絶縁膜１２を形成し、次いで該Ｓ
ｉ０ｇ絶縁膜１２に上記ゲート電極１１Ａ 、 ＩＩＢ
等及びＳ／Ｄ領域に対するコンタクト窓１３Ａ 、１３
Ｂ 、１３Ｃ１１３Ｄ等を形成し、次いで該基板上に厚
さ５０００人程度０第２のポリＳｉ （ＰＢ）層２１４
を形成し、次いで該第２のポリＳｉ （ＰＢ）層２１４
に燐（Ｐｏ）を高濃度にイオン注入する。
出するゲー）ＳｉＯ□膜５を除去した後、熱酸化等によ
りゲート電極１１Ａ 、 ＩＩＢ等の表面及びトランジ
スタ形成領域４Ａ、４Ｂ等に表出する基板面に厚さ１０
００人程度０Ｓｉ０２絶縁膜１２を形成し、次いで該Ｓ
ｉ０ｇ絶縁膜１２に上記ゲート電極１１Ａ 、 ＩＩＢ
等及びＳ／Ｄ領域に対するコンタクト窓１３Ａ 、１３
Ｂ 、１３Ｃ１１３Ｄ等を形成し、次いで該基板上に厚
さ５０００人程度０第２のポリＳｉ （ＰＢ）層２１４
を形成し、次いで該第２のポリＳｉ （ＰＢ）層２１４
に燐（Ｐｏ）を高濃度にイオン注入する。
１６はＰｏ高濃度注入領域を示す。
第４図（Ｃ）参照
次いで熱処理を行って、前記高濃度に注入されたＰｏを
活性化再分布させて低シート抵抗を有するｎ＋型の第２
のポリＳｉ層（ＰＢ）１１４を形成すると同時に、前記
高濃度に注入された＾Ｓ゛を活性化再分布させてｎ゛型
Ｓ／Ｄ領域８Ａ、８Ｂ、（８Ｃ）等を形成する。
活性化再分布させて低シート抵抗を有するｎ＋型の第２
のポリＳｉ層（ＰＢ）１１４を形成すると同時に、前記
高濃度に注入された＾Ｓ゛を活性化再分布させてｎ゛型
Ｓ／Ｄ領域８Ａ、８Ｂ、（８Ｃ）等を形成する。
第３図参照
次いで、通常のフォトリソグラフィ手段により上記ｎ′
″型の第２のポリ５ｉ（ＰＢ）層１１４をパターニング
して、コンタクト窓１３＾を介してゲート電極１１Ａの
一端部に接続するｎ４型ポリＳｉ配線１４Ａ 。
″型の第２のポリ５ｉ（ＰＢ）層１１４をパターニング
して、コンタクト窓１３＾を介してゲート電極１１Ａの
一端部に接続するｎ４型ポリＳｉ配線１４Ａ 。
コンタクト窓１３Ｂ及び１３Ｃを介してゲート電極１１
Ａの他端部と第２のＳ／Ｄ ’１ｉＪｔ域８Ｂを接続す
るｎ１型ポリＳｉ配線１４Ｂ、コンタクト窓１３０を介
して第１のＳ／Ｄ領域８Ａに接続するｎ゛型ポリＳｔ配
線１４Ｃ等を形成し、これによって第２の実施例に係る
ＭＩＳ型半導体装置が完成する。
Ａの他端部と第２のＳ／Ｄ ’１ｉＪｔ域８Ｂを接続す
るｎ１型ポリＳｉ配線１４Ｂ、コンタクト窓１３０を介
して第１のＳ／Ｄ領域８Ａに接続するｎ゛型ポリＳｔ配
線１４Ｃ等を形成し、これによって第２の実施例に係る
ＭＩＳ型半導体装置が完成する。
なおこの構造は、２層のポリ５ｉｉｉＰＡとＰＢを用い
るので工程が複雑になるようであるが、該ＭＩＳ型半導
体装置の主たる用途である半導体メモリ等においてはポ
リＳｉＮの積層構造は多く用いられるので、それらの工
程を兼用すれば特に工程が複雑化することはない。
るので工程が複雑になるようであるが、該ＭＩＳ型半導
体装置の主たる用途である半導体メモリ等においてはポ
リＳｉＮの積層構造は多く用いられるので、それらの工
程を兼用すれば特に工程が複雑化することはない。
以上実施例に示したように本発明によれば、半導体装置
に配設されるポリＳｉ電極配線の中の、ゲート絶縁膜等
電極配線からの不純物の拡散によって素子特性が劣化す
るような極端に薄い絶縁膜上に配設される例えばゲート
電極等として機能する部分は低不純物濃度を有して絶縁
膜中への不純物の拡散深さを抑制し、これによって該薄
い絶縁膜の変質による素子特性の変動劣化が防止され、
且つ不純物の拡散による性能劣化が顕著に現れないよう
なフィールドＳｉｎ、膜等の厚い絶縁膜上に延在して配
線として機能する部分は、高不純物濃度にし低抵抗化さ
れ、これによって配線抵抗の減少が図られる。
に配設されるポリＳｉ電極配線の中の、ゲート絶縁膜等
電極配線からの不純物の拡散によって素子特性が劣化す
るような極端に薄い絶縁膜上に配設される例えばゲート
電極等として機能する部分は低不純物濃度を有して絶縁
膜中への不純物の拡散深さを抑制し、これによって該薄
い絶縁膜の変質による素子特性の変動劣化が防止され、
且つ不純物の拡散による性能劣化が顕著に現れないよう
なフィールドＳｉｎ、膜等の厚い絶縁膜上に延在して配
線として機能する部分は、高不純物濃度にし低抵抗化さ
れ、これによって配線抵抗の減少が図られる。
か（て安定したトランジスタ特性を有し、且つ高動作速
度を有する高集積度のＭＩＳ型半導体装置が形成される
。
度を有する高集積度のＭＩＳ型半導体装置が形成される
。
なお本発明は、ポリＳｉ層上にメタルシリサイド層を積
層して低抵抗化を図るポリサイド構造の電極配線の、下
層に用いられるポリＳｉ層にも勿論適用される。
層して低抵抗化を図るポリサイド構造の電極配線の、下
層に用いられるポリＳｉ層にも勿論適用される。
更に本発明は、スタックとキャパシタを採用したダイナ
ミックメモリセルに於いても極めて太きな効果を奏し、
その信頼性を大きく向上させることができる。
ミックメモリセルに於いても極めて太きな効果を奏し、
その信頼性を大きく向上させることができる。
第６図はダイナミックメモリセルの構造を示す断面図で
ある。図中、２０はｐ型半導体基板、２１はトランスフ
ァゲートの拡散領域、２２はフィールド絶縁膜、２３は
トランスファゲートのゲート電極、２４はワード線、２
５は５ｉ（ｈ等の絶縁膜、２６はスタックドキャパシタ
の蓄積電極、２７はスタックドキャパシタの誘導体膜（
Ｓｉｎ２等の絶縁膜であり、デバイス内で最も膜厚が小
さい）、２８はスタックドキャパシタの対向電極（ポリ
Ｓｉ膜）である。尚、図示はしていないがポリＳｉ膜は
周辺回路のトランジスタ、配線形成、フユーズ形成にも
使用されており、複数層のポリＳｉを使用する場合もあ
る。
ある。図中、２０はｐ型半導体基板、２１はトランスフ
ァゲートの拡散領域、２２はフィールド絶縁膜、２３は
トランスファゲートのゲート電極、２４はワード線、２
５は５ｉ（ｈ等の絶縁膜、２６はスタックドキャパシタ
の蓄積電極、２７はスタックドキャパシタの誘導体膜（
Ｓｉｎ２等の絶縁膜であり、デバイス内で最も膜厚が小
さい）、２８はスタックドキャパシタの対向電極（ポリ
Ｓｉ膜）である。尚、図示はしていないがポリＳｉ膜は
周辺回路のトランジスタ、配線形成、フユーズ形成にも
使用されており、複数層のポリＳｉを使用する場合もあ
る。
この様なスタックドキャパシタの電極には段差が多く、
誘電体膜２７に加わる局所的メカニカルストレスにより
蓄積電極２６と対向電極２８との間で短絡を生ずること
ある。本発明者等はその原因が蓄積電極２６の形状、段
差のみにあるのではなく、誘電体膜２７の膜厚と、対向
電極２８を構成するポリＳｉ膜中の不純物濃度が不良発
生に大きく影響することを見出した。第７図は対向電極
２８を構成するポリＳｉ中の不純物濃度を変えたときの
誘電体膜厚とメモリセルの良品率との関係を示す図であ
る。図中、縦軸は良品率、横軸はスタックドキャパシタ
を構成する誘電体膜厚を示し、ポ’ＪＳｉ中の不純物濃
度はａが最も高（、ｄ最も低（（ａ＞ｂ＞ｃ＞ｄ）の関
係にある。第８図は対向電極２８を構成するポリＳｉ膜
中８中の不純物濃度とメモリセルの良品率との関係を示
す図（誘電体膜２７の膜厚は約６０人）である。図中、
縦軸は良品率、横軸は不純物濃度を示す。第７図から判
る様に、誘電体膜２７の膜厚が約２００Å以上の場合に
はポリＳｉ中の不純物濃度を通常のポリＳｉ配線と同様
に燐或いは砒素等の不純物濃度を１０２２／ｃ４以上と
してもスタックドキャパシタの良品率には殆ど影響しな
い。ところが誘電体膜２７の膜厚を２００Å以下、例え
ば約１３０Å以下とすると不純物濃度の影響が現れ始め
、約６０Å以下になると更に影響は顕著となって、通常
のポリＳｉ配線と同程度の不純物濃度とすると良品率が
非常に低下してしまう。これは、ポリＳｉ中の不純物濃
度が高い程、ポリＳｉ中のダレイン下にある誘電体膜２
７に加わる局所的ストレスが増加する為と考えられる。
誘電体膜２７に加わる局所的メカニカルストレスにより
蓄積電極２６と対向電極２８との間で短絡を生ずること
ある。本発明者等はその原因が蓄積電極２６の形状、段
差のみにあるのではなく、誘電体膜２７の膜厚と、対向
電極２８を構成するポリＳｉ膜中の不純物濃度が不良発
生に大きく影響することを見出した。第７図は対向電極
２８を構成するポリＳｉ中の不純物濃度を変えたときの
誘電体膜厚とメモリセルの良品率との関係を示す図であ
る。図中、縦軸は良品率、横軸はスタックドキャパシタ
を構成する誘電体膜厚を示し、ポ’ＪＳｉ中の不純物濃
度はａが最も高（、ｄ最も低（（ａ＞ｂ＞ｃ＞ｄ）の関
係にある。第８図は対向電極２８を構成するポリＳｉ膜
中８中の不純物濃度とメモリセルの良品率との関係を示
す図（誘電体膜２７の膜厚は約６０人）である。図中、
縦軸は良品率、横軸は不純物濃度を示す。第７図から判
る様に、誘電体膜２７の膜厚が約２００Å以上の場合に
はポリＳｉ中の不純物濃度を通常のポリＳｉ配線と同様
に燐或いは砒素等の不純物濃度を１０２２／ｃ４以上と
してもスタックドキャパシタの良品率には殆ど影響しな
い。ところが誘電体膜２７の膜厚を２００Å以下、例え
ば約１３０Å以下とすると不純物濃度の影響が現れ始め
、約６０Å以下になると更に影響は顕著となって、通常
のポリＳｉ配線と同程度の不純物濃度とすると良品率が
非常に低下してしまう。これは、ポリＳｉ中の不純物濃
度が高い程、ポリＳｉ中のダレイン下にある誘電体膜２
７に加わる局所的ストレスが増加する為と考えられる。
従って、誘電体膜２７を２００Å以下、特に１００Å以
下とする場合には対向電極２８中の不純物濃度を他の部
分（誘電体膜２７よりも厚い絶縁膜上にあるポリＳｉ配
線、ポリＳｉ電極等）よりも相対的に下げて、例えば１
０”〜１０２１／ＣＴ１１とするのが好ましい。この様
にすると第８図に示されている様にスタックドキャパシ
タの良品率が大幅に向上し、例えば誘電体膜２７の膜厚
約６０人の場合に対向電極２８中の不純物濃度を１０２
０〜１０”／ｃｒａとすると顕著な効果が得られること
が確認された。尚、誘電体膜２７へのメカニカルストレ
スを緩和するのには蓄積電極２６の角部の形状を丸くす
ることも考えられるが、これはプロセス上の特別な処理
が必要であり実用的ではない。
下とする場合には対向電極２８中の不純物濃度を他の部
分（誘電体膜２７よりも厚い絶縁膜上にあるポリＳｉ配
線、ポリＳｉ電極等）よりも相対的に下げて、例えば１
０”〜１０２１／ＣＴ１１とするのが好ましい。この様
にすると第８図に示されている様にスタックドキャパシ
タの良品率が大幅に向上し、例えば誘電体膜２７の膜厚
約６０人の場合に対向電極２８中の不純物濃度を１０２
０〜１０”／ｃｒａとすると顕著な効果が得られること
が確認された。尚、誘電体膜２７へのメカニカルストレ
スを緩和するのには蓄積電極２６の角部の形状を丸くす
ることも考えられるが、これはプロセス上の特別な処理
が必要であり実用的ではない。
一方、本発明は不純物濃度の調整だけでする為、容易に
実施することができ、その効果も大きい。
実施することができ、その効果も大きい。
本発明は第９図に示すスタックドキャパシタを有するダ
イナミックメモリセルにも実施することができる。第９
図はダイナミックメモリセルの断面図である。図中、３
０はｐ型半導体基板、３１及び３２はソース／ドレイン
拡散領域、３３．３４は絶縁膜、３５はビット線、３６
は蓄積電極、３７はフィールド絶縁膜、３８は対向電極
（ポリＳｉ）、３９は誘電体膜（Ｓｉｎ、、 Ｓｉ３Ｎ
４等）、ＷＬｌはゲート電極（ワード線）、ＷＬ２はワ
ード線である。係るダイナミックメモリセルは、蓄積電
極に凹凸があるので単位千面積当たりの容量値をふやせ
るが、誘電体膜３９へ加わるメカニカルストレスも増加
し、従来の様にポリＳｉ膜中の不純物濃度を通常の配線
と同様にしていると不良が発生し易くなる。そこで、本
実施例では約１０００人の絶縁膜３４上のビット線３５
（ポリＳｔ）中の不純物（砒素）濃度は抵抗を下げる為
に１０”／ｃ＋ｆ１以上、例えば１０”／ｃ＋＋ｔとし
、約１５０人のゲート絶縁膜上のゲート電極（ポ’ＪＳ
ｉ）中の不純物（燐）濃度は１０２０〜１０”ｃｔＪと
し、約６０人の誘電体膜３６（ポリＳｉ）中の不純物（
燐）濃度は１ＯＩ９〜１０”／ｃ＋＋ｔとした。この様
に最も薄い絶縁膜に接するポリＳｉ中の不純物濃度を他
の部分よりも相対的に低くすることで、第９図に示すス
タックドキャパシタも高い歩留りで製造することが可能
となった。
イナミックメモリセルにも実施することができる。第９
図はダイナミックメモリセルの断面図である。図中、３
０はｐ型半導体基板、３１及び３２はソース／ドレイン
拡散領域、３３．３４は絶縁膜、３５はビット線、３６
は蓄積電極、３７はフィールド絶縁膜、３８は対向電極
（ポリＳｉ）、３９は誘電体膜（Ｓｉｎ、、 Ｓｉ３Ｎ
４等）、ＷＬｌはゲート電極（ワード線）、ＷＬ２はワ
ード線である。係るダイナミックメモリセルは、蓄積電
極に凹凸があるので単位千面積当たりの容量値をふやせ
るが、誘電体膜３９へ加わるメカニカルストレスも増加
し、従来の様にポリＳｉ膜中の不純物濃度を通常の配線
と同様にしていると不良が発生し易くなる。そこで、本
実施例では約１０００人の絶縁膜３４上のビット線３５
（ポリＳｔ）中の不純物（砒素）濃度は抵抗を下げる為
に１０”／ｃ＋ｆ１以上、例えば１０”／ｃ＋＋ｔとし
、約１５０人のゲート絶縁膜上のゲート電極（ポ’ＪＳ
ｉ）中の不純物（燐）濃度は１０２０〜１０”ｃｔＪと
し、約６０人の誘電体膜３６（ポリＳｉ）中の不純物（
燐）濃度は１ＯＩ９〜１０”／ｃ＋＋ｔとした。この様
に最も薄い絶縁膜に接するポリＳｉ中の不純物濃度を他
の部分よりも相対的に低くすることで、第９図に示すス
タックドキャパシタも高い歩留りで製造することが可能
となった。
以上説明のように本発明によればゲート絶縁膜が極度に
薄く形成され、且つポリＳｉをゲート電極に用いるＭＩ
Ｓ型半導体装置のトランジスタ特性を安定し、且つポリ
Ｓｉ電極配線の抵抗を減少せしめることができる。且つ
極めて薄い誘電体膜上にポリＳｔの対向電極を積層する
スタックドキャパシタも高い歩留りで形成することがで
きる。
薄く形成され、且つポリＳｉをゲート電極に用いるＭＩ
Ｓ型半導体装置のトランジスタ特性を安定し、且つポリ
Ｓｉ電極配線の抵抗を減少せしめることができる。且つ
極めて薄い誘電体膜上にポリＳｔの対向電極を積層する
スタックドキャパシタも高い歩留りで形成することがで
きる。
従って、本発明はＬＳＩ等高集積化されるＭＩＳ半導体
装置の、製造歩留りの向上及び高速化に極めて有効であ
る。
装置の、製造歩留りの向上及び高速化に極めて有効であ
る。
第１図は本発明の第１の実施例の模式平面図（ａ）及び
Ａ−Ａ矢視模式断面図［有］）、 第２図（ａ）〜（ｄ）は同第１の実施例の製造方法の一
例を示す工程断面図、 第３図は本発明の第２の実施例の模式平面図（ａ）及び
Ａ−Ａ矢視模式断面図（ｂ）、 第４図（ａ）〜（ｄ）は同第２の実施例の製造方法の一
例を示す工程断面図、 第５図は不純物濃度プロファイル図である。 第６図はダイナミックメモリセルの構造を示す断面図、 第７図は対向電極２８を構成するポリＳｔ中の不純物濃
度を変えたときの誘電体膜厚とメモリセルの良品率との
関係を示す図、 第８図は対向電極２８を構成するポリＳｔ膜２８中の不
純物濃度とメモリセルの良品率との関係を示す図、 第９図はダイナミックメモリセルの構造を示す断面図で
ある。 図において、 １はｐ−型Ｓｉ基板、 ２はフィール、ドＳｉＯ□膜、 ３はｐ型チャネルストッパ、 ４Ａ、４Ｂはトランジスタ形成領域、 ５はゲートＳｉＯ□膜、 ６はコンタクト窓、 ７はポリＳｉ電極配線、 ７＾１．７＾２はゲート電極部、 ７Ｂ、 ７Ｂ＋ 、 ７８ｚ 、７Ｂ＋は配線部、８Ａ
、８Ｂ、 ８Ｃ，８Ｄはｎ１型Ｓ／Ｄ領域２０はｐ型半
導体基板、 ２１はトランスファゲートの拡散領域、２２はフィール
ド絶縁膜、 ２３はトランスファゲートのゲート電極、２４はワード
線、２５はＳｉｎ、等の絶縁膜、２６ばスタックドキャ
パシタの蓄積電極、２７はスタックドキャパシタの誘導
体膜、３０はｐ型半導体基板、 ３１及び３２はソース／ドレイン拡散領域、３３．３４
は絶縁膜、 ３５はビット線、 ３６は蓄積電極、 ３７はフィールド絶縁膜、 ３８は対向電極（ポリＳｉ）、 ３９は誘電体膜（Ｓｉ０２． Ｓｉ３Ｎ４等）、ＷＬＩ
はゲート電極（ワード線）、 ＷＬ２はワード線を示す。 （α）平面図 （ｔ））Ａ−Ａ大獄Ｕ雷面酊 木介５ｇパリ第１の買方を已イグ・■のイ３ｔデ（し１
￥１ 訂 ト４Ａ−＠ｌ １−４８六 ↓ ↓ Ｉ〜Ｐ 木型５日月′の蓄ξ２ｆ）、実ミ１自己イダＩｆ）’！
１ム叛ラテう太のニオＹｕイｉ貞）匹］票４図 （α） 平 面 図 （ｂ） Ａ −Ａ ′ｆｃ、＆＃ｆｒ 阿 本茫σイの第２の友杭！イ列Φ不疼べ区菓 ３ 図 ４廖秒ヒ芽カシ宸ルのプロ７フイル 剃ζ ５ Ｇ口
Ａ−Ａ矢視模式断面図［有］）、 第２図（ａ）〜（ｄ）は同第１の実施例の製造方法の一
例を示す工程断面図、 第３図は本発明の第２の実施例の模式平面図（ａ）及び
Ａ−Ａ矢視模式断面図（ｂ）、 第４図（ａ）〜（ｄ）は同第２の実施例の製造方法の一
例を示す工程断面図、 第５図は不純物濃度プロファイル図である。 第６図はダイナミックメモリセルの構造を示す断面図、 第７図は対向電極２８を構成するポリＳｔ中の不純物濃
度を変えたときの誘電体膜厚とメモリセルの良品率との
関係を示す図、 第８図は対向電極２８を構成するポリＳｔ膜２８中の不
純物濃度とメモリセルの良品率との関係を示す図、 第９図はダイナミックメモリセルの構造を示す断面図で
ある。 図において、 １はｐ−型Ｓｉ基板、 ２はフィール、ドＳｉＯ□膜、 ３はｐ型チャネルストッパ、 ４Ａ、４Ｂはトランジスタ形成領域、 ５はゲートＳｉＯ□膜、 ６はコンタクト窓、 ７はポリＳｉ電極配線、 ７＾１．７＾２はゲート電極部、 ７Ｂ、 ７Ｂ＋ 、 ７８ｚ 、７Ｂ＋は配線部、８Ａ
、８Ｂ、 ８Ｃ，８Ｄはｎ１型Ｓ／Ｄ領域２０はｐ型半
導体基板、 ２１はトランスファゲートの拡散領域、２２はフィール
ド絶縁膜、 ２３はトランスファゲートのゲート電極、２４はワード
線、２５はＳｉｎ、等の絶縁膜、２６ばスタックドキャ
パシタの蓄積電極、２７はスタックドキャパシタの誘導
体膜、３０はｐ型半導体基板、 ３１及び３２はソース／ドレイン拡散領域、３３．３４
は絶縁膜、 ３５はビット線、 ３６は蓄積電極、 ３７はフィールド絶縁膜、 ３８は対向電極（ポリＳｉ）、 ３９は誘電体膜（Ｓｉ０２． Ｓｉ３Ｎ４等）、ＷＬＩ
はゲート電極（ワード線）、 ＷＬ２はワード線を示す。 （α）平面図 （ｔ））Ａ−Ａ大獄Ｕ雷面酊 木介５ｇパリ第１の買方を已イグ・■のイ３ｔデ（し１
￥１ 訂 ト４Ａ−＠ｌ １−４８六 ↓ ↓ Ｉ〜Ｐ 木型５日月′の蓄ξ２ｆ）、実ミ１自己イダＩｆ）’！
１ム叛ラテう太のニオＹｕイｉ貞）匹］票４図 （α） 平 面 図 （ｂ） Ａ −Ａ ′ｆｃ、＆＃ｆｒ 阿 本茫σイの第２の友杭！イ列Φ不疼べ区菓 ３ 図 ４廖秒ヒ芽カシ宸ルのプロ７フイル 剃ζ ５ Ｇ口
Claims (2)
- （１）複数種類の厚さを有する絶縁膜と、該絶縁膜上に
延在する多結晶シリコン膜の電極又は配線を有し、 前記絶縁膜のうち少なくとも最小の膜厚を有する絶縁膜
に接する部分の多結晶シリコン膜が他の部分の多結晶シ
リコン膜に比べて低濃度の不純物を含んでなることを特
徴とする半導体装置。 - （２）蓄積電極上に誘電体膜、対向電極が積層されてな
るメモリセル容量を有するダイナミックメモリセルを具
備し、 前記対向電極は多結晶シリコン膜よりなり、その不純物
濃度が他の電極又は配線を構成する多結晶シリコン膜の
不純物濃度よりも低いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038758A JP2737984B2 (ja) | 1988-02-17 | 1989-02-17 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-34346 | 1988-02-17 | ||
| JP3434688 | 1988-02-17 | ||
| JP1038758A JP2737984B2 (ja) | 1988-02-17 | 1989-02-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021155A true JPH021155A (ja) | 1990-01-05 |
| JP2737984B2 JP2737984B2 (ja) | 1998-04-08 |
Family
ID=26373142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038758A Expired - Fee Related JP2737984B2 (ja) | 1988-02-17 | 1989-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737984B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425169A (ja) * | 1990-05-18 | 1992-01-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5282162A (en) * | 1990-05-24 | 1994-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
| US5563434A (en) * | 1990-05-24 | 1996-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
-
1989
- 1989-02-17 JP JP1038758A patent/JP2737984B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425169A (ja) * | 1990-05-18 | 1992-01-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5282162A (en) * | 1990-05-24 | 1994-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
| US5563434A (en) * | 1990-05-24 | 1996-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
| US5796137A (en) * | 1990-05-24 | 1998-08-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737984B2 (ja) | 1998-04-08 |
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