JPH0425169A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH0425169A
JPH0425169A JP2130051A JP13005190A JPH0425169A JP H0425169 A JPH0425169 A JP H0425169A JP 2130051 A JP2130051 A JP 2130051A JP 13005190 A JP13005190 A JP 13005190A JP H0425169 A JPH0425169 A JP H0425169A
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渡辺　寿治
Kinuyo Tanaka
田中　絹代
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係り、
特に積層型キャパシタ・セル構造を有する半導体記憶装
置およびその製造方法に関する。
（従来の技術） ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）は
高集積化の一途を辿り、それに伴ってギャパシタ面積が
減少して、メモリ内容の誤読み出しや、放射線によるデ
ータ破壊等が大きな問題になっている。
このような問題を解決するため、キャパシタに様々な構
造を持たせる提案かなされている。その一つが積層型キ
ャパシタ・セル構造であり、その従来例を第５図に示し
ている。第５図において、５０は半導体基板、５１は基
板表面に選択的に形成された素子分離用のフィールド酸
化膜、５２は基板表面に形成されたゲート酸化膜、５３
はトランスファゲート用のＭＯ８ｈランジスタのゲート
電極（ワード線）、５４は上記ＭＯ８ｈランジスタのソ
ース／ドレイン拡散層である。このように素子分離され
た半導体基板上に形成されたＭＯＳトランジスタ上か層
間絶縁膜５５で覆われ、これにコンタクト孔が開けられ
、このコンタクト孔を通して上記ＭＯＳトランジスタの
ソース／ドレイン拡散層５４の一方にコンタクトする下
部キャパシタ電極（ストレージノード電極）５６が形成
され、この下部キャパシタ電極５６上にキャパシタゲー
ト絶縁膜５７を介して上部キャパシタ電極（セルプレー
ト電極）５８が形成されており、下部キャパシタ電極５
６およびキャパシタゲート絶縁膜５７および上部キャパ
シタ電極５８からなる電荷蓄積用のＭＩＭ（金属−絶縁
物−金属）ギヤパンクか形成されている。
このような積層型キャパシタ・セル構造では、平面的に
はメモリセルの占有面積を増大することなく、下部キャ
パシタ電極５６の表面積を大きくしてキャパシタの実質
的な面積を補償することかできる。
しかし、メモリの高集積化を進める場合、従来の積層型
キャパシタ・セルおよびその製造方法には、以下に述べ
るような問題がある。
即ち、下部キャパシタ電極５６の表面積を大きくし、十
分なキャパシタ容量を得るためには、下部キャパシタ電
極５６の側面を有効に利用すべく、その膜厚を少なくと
も３０００人程度に厚く形成しなければならない。この
ような厚い下部キャパシタ電極５６を微細に加工するの
は困難であり、加工に伴って下部キャパシタ電極５６同
士の短絡が発生ずるなどの原因となる。
（発明が解決しようとする課題） 上記したように従来の半導体記憶装置およびその製造方
法は、高集積化を進める場合、積層型キャパシタ・セル
の下部キャパシタ電極の膜厚を厚。く形成しなければな
らないが、厚い下部キャパシタ電極を微細に前二■二す
るのは困難であり、加工に伴って下部キャパシタ電極同
士の短絡か発生するなどの問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、積層型キャパシタ・セルの下部キャパシタ電
極の表面積を大きくして十分なキャパシタ容量を得るこ
とが可能になり、かつ、加工に伴う下部キャパシタ電極
同士の短絡の発生を防止することが可能になり、−層の
高集積化に適した半導体記憶装置およびその製造方法を
提供することにある。
］　０ ［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板」二に形成されたＩ・ランスファ
ゲート用のＭＯＳ）ランジスタと、このＭＯＳトランジ
スタのソース／ドレイン拡散層の一方と接続された下部
キャパシタ電極およびこの下部キャパシタ電極上にキャ
パシタゲート絶縁膜を介して形成された上部キャパシタ
電極を有する電荷蓄積用のＭＩＭキャパシタとからなる
積層型キャパシタ・セルを有する半導体記憶装置におい
て、前記ＭＩＭキャパシタは、第１の絶縁膜、下部キャ
パシタ電極、キャパシタゲート絶縁膜、上部キャパシタ
電極、キャパシタゲート絶縁膜および下部キャパシタ電
極か重ねられた階層構造を少なくとも１層有することを
特徴とする。
（作用） このような半導体記憶装置の積層型キャパシタ・セルに
よれば、トランスファゲート用のＭＩＭキャパシタは、
第１の絶縁膜、下部キャパシタ電極、キャパシタゲート
絶縁膜、上部キャバ］　］ シタ電極、キャパシタケ−１・絶縁膜および下部キャパ
シタ電極が重ねられた階層構造を少なくとも１層有する
ので、平面的にはメモリセルの占有面積を増大すること
なく、下部キャパシタ電極の表面積を大きくしてキャパ
シタの実質的な面積を補償することができる。しかも、
下部キャパシタ電極の膜厚を薄くしてもその表面積を十
分大きくとることが可能になり、加工の際の困難さも克
服することが可能になり、加］−に伴う下部キャパシタ
電極同士の短絡の発生を防止することが可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図（ｈ）は、本発明の第１実施例に係るＤＲＡＭの
積層型キャパシタ・セルの断面構造を示しており、この
積層型キャパシタ・セルは、第５図を参照して前述した
従来例の積層型キャパシタ・セルと比べて、ＭＩＭキヤ
パンク部か異なり、その他は同じである。即ち、第１図
（ｈ）中のＭＩＭギャパンタは、第１の絶縁膜１５、下
部キャパシタ電極１つ、キャパシタゲート絶縁膜２０゜
上部キャパシタ電極２１、キャパシタゲート絶縁膜２０
および上部キャパシタ電極１９か重ねられた少なくとも
］層（本例では２層）の階層構造を具備している。
次に、上記第１実施例の積層型キャパシタ・セルの製造
方法について、製造工程順に示す第１図（ａ）乃至（１
１）を参照しながら説明する。
通常の工程により、ます、第１図（ａ）に示すように、
例えばＰ型のシリコン基板］０の表面に選択的に素子分
離用のフィールド酸化膜］１を形成した後、第１図（ｂ
）に示すように、基板表面にゲート酸化膜］２を形成し
、この上にトランスファゲート用のＭＯＳトランジスタ
のゲート電極（ワード線）］３を形成し、基板表面に選
択的に上記ＭＯＳトランジスタのソース／ドレイン拡散
層］−４を形成する。
次に、上記ＭＯ８ｈランジスタ上に層間絶縁膜を形成す
る。まず、第１図（Ｃ）に示すように、第１の絶縁膜（
例えばシリコン窒化膜）１５を堆積する。続いて、第１
図（ｄ）に示すように、基板上の全面に第２の絶縁膜（
例えばシリコン酸化膜、あるいは、ボロン・リン・シリ
ゲート・ガラス膜、ＢＰＳＧ膜、あるいは、リン・シリ
ゲート・ガラス膜、ＰＳＧ膜）］６を堆積し、さらに、
再び、第］の絶縁膜コ５を堆積する。これにより、第１
の絶縁膜１５／第２の絶縁膜］６が重ねられた積層膜１
７が形成される。この積層膜１７を少なくとも１層（本
例では２層）形成する。
次に、第１図（ｅ）に示すように、上記ＭＯ３Ｉ・ラン
ジスタのソース／ドレイン拡散層１４の一方の拡散層上
の前記積層膜１７部および第１の絶縁膜１５部に下部キ
ャパシタ電極（ストレージノド電極）用のコンタクト孔
１８を開ける。
次に、第１図（ｆ）に示すように、第２の絶縁膜１６の
エツチング剤である例えばＮＨ，Ｆなどにより前記コン
タクト孔］８の内壁から第２の絶縁膜〕６のみを一部除
去して後退させる。この場合、第１の絶縁膜１５はエツ
チングされないので、コンタクト孔１８の内壁には、第
１の絶縁膜１５かフィン状になった凹凸構造が形成され
る。
次に、第１図（ｇ）に示すように、基板上の全面にポリ
シリコン膜を堆積し、コンタクト孔１８を通してＭＯＳ
トランジスタのソース／ドレイン拡散層］４の一方とコ
ンタクトをとる。この場合、コンタクト孔］８の内壁の
フィン状の第１の絶縁膜１５の表面にもポリシリコン膜
か堆積され、コンタクト孔１８の内壁のポリシリコン膜
もフィン状になる。そして、上記ポリシリコン膜をパタ
ニング加工して下部キャパシタ電極１９を形成する。
この後、下部キヤパンク電極１９上にキャパシタゲート
絶縁膜２０を介して上部キャパシタ電極（セルプレート
電極）２１用のポリシリコン膜を形成することにより、
第１図（ｈ）に示したような積層型キャパシタ・セルか
得られる。この場合、コンタクト孔］８の内壁のフィン
状のポリシリコン膜（上部キャパシタ電極１９）の表面
にもキャパシタゲート絶縁膜２０か形成され、コンタク
ト孔］８の内部を埋めるように上部キャパシタ電極２１
用のポリシリコン膜か形成される。
上記したような第１実施例の積層型キャパシタ・セルの
ＭＩＭキャパシタは、第１の絶縁膜］５、下部キャパシ
タ電極１９、キャパシタゲート絶縁膜２０、上部キャパ
シタ電極２１、キャパシタゲート絶縁膜２０および下部
キャパシタ電極１９か重ねられた少なくとも１層（本例
では２層）の階層構造を有している。従って、従来例の
積層型キャバ°シタφセルと同様に、−１４面的にはメ
モリセルの占有面積を増大することなく、下部キャパシ
タ電極］９の表面積を大きくしてキャパシタの実質的な
面積を補償することかできる。しかも、下部キャパシタ
電極］９の膜厚を薄くしてもその表面積を十分大きくと
ることが可能になり、加工の際の困難さも克服すること
が可能になり、加工に伴う下部キャパシタ電極１９同士
の短絡の発生を防止することが可能になる。
一方、第２図（ｈ）は、第２実施例に係るＤＲＡＭの積
層型キャパシタ・セルの断面構造を示しており、この積
層型キャパシタ・セルは、第１図（）】）を参照して前
述した第１実施例の積層型キャパシタ・セルと比べて、
ゲート電極１３の上に例えばシリコン酸化膜などの第３
の絶縁膜２２か形成され、ＭＯ９＋−ランジスタのゲー
ト電極１３の上方部で下部キャパシタ電極１９の段差部
が形成されている点か異なり、その他は同じであるので
第１図（ｈ）中と同一符号を付している。
次に、上記第２実施例に係る積層型キャパシタ・セルの
製造方法について、製造工程順に示す第２図（ａ）乃至
（ｈ）を参照しながら説明する。
第２図（ａ）、（ｂ）に示すように、トランスファゲー
ト用のＭＯＳトランジスタを形成するまでの工程は前記
第１実施例の製造方法と同じである。
次に、上記ＭＯＳトランジスタのゲート電極１Ｂの酸化
あるいは（：ＶＤ　（化学気相成長）法などによる堆積
によって、ゲート電極１３」二に例えばシリコン酸化膜
なとの第３の絶縁膜２２を形成する。
次に、第２図（Ｃ）、（ｄ）に示すように、上記ＭＯＳ
トランジスタ上に、前記第１実施例の製造方法と同様に
、第１の絶縁膜１５を形成し、さらに、第１の絶縁膜１
５／第２の絶縁膜１６が重ねられた積層膜１７を少なく
とも１層（本例では２層）形成する。但し、最上層の第
１の絶縁膜１５の膜厚は、最下層の第１の絶縁膜］５の
膜厚と同じあるいはそれより薄くてもよいが、それより
厚いことが望ましい。
次に、ＲＩＥ　（反応性イオンエツチング）法などによ
り、第２図（ｅ）に示すように、上記ＭＯＳトランジス
タのソース／ドレイン拡散層１４の一方の拡散層上の最
下層の第１の積層膜１５のほぼ上面付近まで部分的に除
去し、コンタクト孔２３を開ける。
次に、第２図（ｆ）に示すように、第２の絶縁膜１６の
エツチング剤である例えばＮＨ，Ｆなどにより前記コン
タクト孔２３の底面の第２の絶縁膜１６のみを除去する
と共にコンタクト孔２３の側壁から第２の絶縁膜１６の
みを一部除去して後退させる。この場合、第１の絶縁膜
１５はエツチングされないので、コンタクト孔２３の内
壁には、第１の絶縁膜］５がフィン状になった凹凸構造
か形成される。
次に、基板上の全面にわたってＲＩＥ法などによるエツ
チングを行い、第２図（ｇ）に示すように、コンタクト
孔２３の底面の第］の絶縁膜］５を除去することにより
、前記ＭＯＳトランジスタのソース／ドレイン拡散層１
４の一方の一部および前記ゲート電極１３上の第３の絶
縁膜２２の一部を露出させ、この第３の絶縁膜２２上に
第１の絶縁膜１５の有無による段差を生じさせる。これ
により、ド部キャパシタ電極］９用のコンタクト孔２３
か前記ＭＯ８Ｉ−ランジスタのゲート電極］３に対して
自己整合的に開けられる。この場合、前記したように最
」二層の第１の絶縁膜］５の膜厚が最下層の第１の絶縁
膜］５の膜厚より厚いと、コンタクト孔２３の底面の第
１の絶縁膜］５を除去した後に最上層の第１の絶縁膜１
５が残る。また、このエツチングの際に重要なことは、
ゲート］９ 電極１３か露出しないようにすることであるが、ゲート
電極１３上の第３の絶縁膜２２上の第１の絶縁膜１５の
一部か完全に除去された後は、ゲート電極］３上の第３
の絶縁膜２２かエッチング・ストッパーとして作用する
。また、最上層の第１の絶縁膜〕５の膜厚が最下層の第
１の絶縁膜１５の膜厚と同じあるいはそれより薄いと、
最」二層の第１の絶縁膜１５が全面にわたって除去され
るが、それでも構わない。
以下、第２図（ｈ）に示すように、下部キャパシタ電極
１９を形成する工程より後の工程は、前述した第１実施
例のキャパシタ・セルの製造工程と同様に行う。即ち、
基板上の全面にポリシリコン膜を堆積し、コンタクト孔
２３を通してＭＯＳトランジスタのソース／ドレイン拡
散層１４の一方とコンタクトをとる。この場合、上記Ｍ
ＯＳトランジスタのゲート電極１３上の第３の絶縁膜２
２上で第１の絶縁膜１５の有無により生じている段差に
よって、ゲート電極１３の上方部で下部キャパシタ電極
１９用のポリシリコン膜の段差部か牛し、下部キャパシ
タ電極］９の表面積がさらに大きくなる。そして、上記
ポリシリコン膜をパターニング加圧して下部キャパシタ
電極］９を形成した後、下部キャパシタ電極］９上にキ
ャパシタゲート絶縁膜２０を介して上部キャパシタ電極
２］用のポリシリコン膜を形成する。
上記したような第２実施例の積層型キャパシタ・セルは
、第］実施例の積層型キャパシタ・セルと同様の効果が
得られるほか、下部キャパシタ電極１つ用のコンタクト
孔２３をＭＯＳ）ランジスタのゲート電極１３に対して
自己整合的に開けることか可能になるので、ＭＯＳトラ
ンジスタのゲート電極１３同士の間隔も小さくすること
が可能になり、高集積化に適したメモリセル構造を実現
できる。
なお、上記したような各実施例の積層型キャパシタ・セ
ルの製造に際して、コンタクト孔１８．２３の側壁から
第２の絶縁膜］６のみを一部除去して後退させた時に、
平面からみると空洞が同心固状に広がり、極端な場合に
は、ワード線長さ方向で隣り合うメモリセル同士の空洞
か連なり、後で下部キャパシタ電極１つ用のポリシリコ
ン膜を堆積した時に隣り合うメモリセルの下部キャパシ
タ電極１９同士か連なってしまうおそれがある。
この問題を避けるようにした第３実施例の積層型キャパ
シタ・セルの断面構造を第３図（ｅ）に示しており、そ
の製造工程順の断面構造を第３図（ａ）乃至（ｅ）に示
している。この積層型キャパシタ・セルは、前述した各
実施例の積層型キャパシタ・セルと比べて、ＭＩＭキャ
パシタの階層構造（第１の絶縁膜１５、下部キャパシタ
電極１９、キャパシタゲート絶縁膜２０．上部キャパシ
タ電極２１、キャパシタゲート絶縁膜２０および下部キ
ャパシタ電極１９が重ねられた構造）を２層以上有し、
さらに、２層目以上の第１の絶縁膜１５の外周部および
最下層の第１の絶縁膜１５に連なり、上部キャパシタ電
極］９の外周部を囲む第１の絶縁膜１５を有する点が異
なり、その他は同じである。なお、第３図（ｅ）中、第
１図（ｈ）中と同一部分には同一符号をイ；ｊしている
。
次に、上記第３実施例に係る積層型キャパシタ・セルの
製造方法を説明する。
第３図（ａ、）に示すように、素子分離されたシリコン
基板にトランスファゲート用のＭＯ５＋−ランジスタを
形成し、この」二に層間絶縁膜３］を形成し、この層間
絶縁膜３１のうち上記ＭＯＳトランジスタのソース／ド
レイン拡散層１４の一方の拡散層上の部分を除去する。
この後、基板上に前記したような第１の絶縁膜１５およ
び少なくとも１層（本例では２層）の積層膜１７を順次
形成する。
次に、第３図（ｂ）に示すように、積層型キャパシタの
平面パターンにほぼ対応するように積層Ｍ、］７をパタ
ーニング加工する。
次に、第３図（Ｃ）に示すように、積層膜］７の第１の
絶縁膜１５の外周部および最下層の第１の絶縁膜１５に
連なり、第２の絶縁膜１６の外周部を囲む第１の絶縁膜
］５を形成する。
次に、第３図（ｄ）に示すように、上記Ｍ　ＯＳトラン
ジスタのソース／ドレイン拡散層］４の一層３ 方の拡散層上の前記積層膜１７部および第１の絶縁膜１
５部にド部キャパシタ電極用のコンタクト孔１８を開け
る。そして、第２の絶縁膜１６のエツチング剤である例
えばＮ　Ｈ、＋　Ｆなとにより前記コンタクト孔１８の
内壁から第２の絶縁膜１６のみを除去する。この場合、
第１の絶縁膜１５はエツチングされないので、コンタク
ト孔］８の内部には、第１の絶縁膜１５がフィン状に残
る。
次に、第３図（ｅ）に示すように、基板」二の全面にポ
リシリコン膜を堆積し、コンタクト孔１８を通して前記
ＭＯ３Ｉ−ランジスタのソース／ドレイン拡散層コ４の
一方とコンタクトをとる。この場合、コンタクト孔１８
内部のフィン状の第１の絶縁膜１５の表面にもポリシリ
コン膜が堆積される。そして、上記ポリシリコン膜をパ
ターニング加工して下部キヤパンク電極１９を形成する
。この後、下部キャパシタ電極］９上にキャパシタゲト
絶縁膜２０を形成する。
次に、基板上の全面にポリシリコン膜を堆積することに
よりキヤバンクゲート絶縁膜２０にに上部キャパシタ電
極２］用のポリシリコン膜を形成する。
第４図は、第２図（ｈ）に示した積層型キヤパシタ・セ
ルの変形例を示しており、ＭＯＳトランジスタ上に例え
ばＣＶＤａによる絶縁膜３１か形成され、この絶縁膜３
１のうち上記ＭＯＳトランジスタのソース／ドレイン拡
散層１４の一方の拡散層上の部分が除去された後に、前
記したような第２実施例と同様に、積層型キャパシタ・
セルが形成されており、第２図（ｈ）中と同一部分には
同一符号をイ、Ｊしている。
［発明の効果コ 」二連したように本発明によれば、積層型キャパシタ・
セルの下部キャパシタ電極の表面積を大きくして十分な
キヤパシタ容量を得ることか可能になり、かつ、加工に
伴う下部キャパシタ電極同士の短絡の発生を防１１−す
ることが可能になり、メモリの一層のｔシｊ集積化に適
１７た半導体記憶装置およびその製造方法を実現するこ
とかできる。
【図面の簡単な説明】
第１図（ａ）乃至（１１）は本発明の第１実施例に係る
ＤＲＡＭの積層型キャパシタ・セルを製造工程順に示す
断面図、第２図（ａ）乃至（ｈ）は本発明の第２実施例
に係るＤＲＡＭの積層型キャパシタ・セルを製造工程順
に示す断面図、第３図（ａ）乃至（ｅ）は本発明の第３
実施例に係るＤＲＡＭの積層型キャパシタ・セルを製造
工程順に示す断面図、第４図は第２図（ｈ）に示した積
層型キャパシタ・セルの変形例を示す断面図、第５図は
従来の積層型キャパシタ・セルの断面構造を示す断面図
である。 １０・・・シリコン基板、１１・・・フィールド酸化膜
、１２・・・ゲート酸化膜、１３・・・ゲート電極（ワ
ード線）、１４・ソース／ドレイン拡散層、１５・・第
１の絶縁膜、１６・・第２の絶縁膜、１７・・・積層膜
、１８．２３・・・コンタクト孔、１つ・・・下部キャ
パシタ電極、２０・・・キャパシタゲート絶縁膜、２］
・・上部キャパシタ電極、２２・第３の絶縁膜、３］・
・層間絶縁膜。 ζＮ α） （０１ｎｔｎ Ｕ） −Ａ咽 第 図

Claims (6)

    【特許請求の範囲】
  1. （１）半導体基板上に形成されたトランスファゲート用
    のＭＯＳトランジスタと、 上記ＭＯＳトランジスタのソース／ドレイン拡散層の一
    方と接続された下部キャパシタ電極およびこの下部キャ
    パシタ電極上にキャパシタゲート絶縁膜を介して形成さ
    れた上部キャパシタ電極を有する電荷蓄積用のＭＩＭキ
    ャパシタとからなる積層型キャパシタ・セルを有する半
    導体記憶装置において、 前記ＭＩＭキャパシタは、第１の絶縁膜、下部キャパシ
    タ電極、キャパシタゲート絶縁膜、上部キャパシタ電極
    、キャパシタゲート絶縁膜および下部キャパシタ電極が
    重ねられた階層構造を少なくとも１層有する ことを特徴とする半導体記憶装置。
  2. （２）請求項１記載の半導体記憶装置において、さらに
    、前記ＭＯＳトランジスタのゲート電極上にエッチング
    ・ストッパー用の絶縁膜が形成され、上記ＭＯＳトラン
    ジスタのゲート電極の上方部で下部キャパシタ電極の段
    差部が形成されていることを特徴とする半導体記憶装置
    。
  3. （３）請求項１記載の半導体記憶装置において、前記階
    層構造を２層以上有し、さらに、２層目以上の前記第１
    の絶縁膜の外周部および最下層の第１の絶縁膜に連なり
    、下部キャパシタ電極の外周部を囲む第１の絶縁膜を具
    備することを特徴とする半導体記憶装置。
  4. （４）請求項１記載の半導体記憶装置の製造に際して、 半導体基板上に素子分離酸化膜を形成する工程と、 上記半導体基板の表面上にゲート酸化膜を介してトラン
    スファゲート用のＭＯＳトランジスタのゲート電極を形
    成する工程と、 上記半導体基板の表面上にＭＯＳトランジスタのソース
    ／ドレイン拡散層を形成する工程と、上記ＭＯＳトラン
    ジスタ上に第１の絶縁膜を堆積する工程と、 上記第１の絶縁膜上に、第２の絶縁膜と第１の絶縁膜と
    が重ねられた積層膜を少なくとも１層堆積する工程と、 前記ＭＯＳトランジスタのソース／ドレイン拡散層の一
    方の拡散層上の積層膜部および第１の絶縁膜部にコンタ
    クト孔を開ける工程と、 上記コンタクト孔の内壁から前記第２の絶縁膜のみを一
    部除去して後退させる工程と、 上記コンタクト孔を通して前記ＭＯＳトランジスタのソ
    ース／ドレイン拡散層の一方とコンタクトするように下
    部キャパシタ電極を形成する工程と、 上記下部キャパシタ電極上にキャパシタゲート絶縁膜を
    介して上部キャパシタ電極を形成する工程と を具備することを特徴とする半導体記憶装置の製造方法
    。
  5. （５）請求項２記載の半導体記憶装置の製造に際して、 半導体基板上に素子分離酸化膜を形成する工程と、 上記半導体基板の表面上にゲート酸化膜を介してトラン
    スファゲート用のＭＯＳトランジスタのゲート電極を形
    成する工程と、 上記半導体基板の表面上にＭＯＳトランジスタのソース
    ／ドレイン拡散層を形成する工程と、上記ＭＯＳトラン
    ジスタのゲート電極上に第３の絶縁膜を形成する工程と
    、 上記ＭＯＳトランジスタ上に第１の絶縁膜を堆積する工
    程と、 上記第１の絶縁膜上に、第２の絶縁膜と第１の絶縁膜と
    が重ねられた積層膜を少なくとも１層堆積する工程と、 前記ＭＯＳトランジスタのソース／ドレイン拡散層の一
    方の拡散層上の積層膜部を最下層の第１の積層膜のほぼ
    上面付近まで部分的に除去してコンタクト孔を開ける工
    程と、 前記第２の絶縁膜のエッチング剤により前記コンタクト
    孔の底面の第２の絶縁膜のみを除去すると共にコンタク
    ト孔の側壁から第２の絶縁膜のみを一部除去して後退さ
    せる工程と、 基板上の全面にわたってエッチングを行い、前記コンタ
    クト孔の底面の第１の絶縁膜を除去することにより、前
    記ＭＯＳトランジスタのソース／ドレイン拡散層の一方
    の一部および前記ゲート電極上の第３の絶縁膜上の一部
    を露出させる工程と、上記コンタクト孔を通して前記Ｍ
    ＯＳトランジスタのソース／ドレイン拡散層の一方とコ
    ンタクトするように下部キャパシタ電極を形成する工程
    と、 上記下部キャパシタ電極上にキャパシタゲート絶縁膜を
    介して上部キャパシタ電極を形成する工程と を具備することを特徴とする半導体記憶装置の製造方法
    。
  6. （６）請求項３記載の半導体記憶装置の製造に際して、 半導体基板上に素子分離酸化膜を形成する工程と、 上記半導体基板の表面上にゲート酸化膜を介してトラン
    スファゲート用のＭＯＳトランジスタのゲート電極を形
    成する工程と、 上記半導体基板の表面上にＭＯＳトランジスタのソース
    ／ドレイン拡散層を形成する工程と、上記ＭＯＳトラン
    ジスタ上に第１の絶縁膜を堆積する工程と、 上記第１の絶縁膜上に第２の絶縁膜と第１の絶縁膜とが
    重ねられた積層膜を少なくとも１層堆積する工程と、 上記積層膜を積層型キャパシタの平面パターンにほぼ対
    応するようにパターニング加工する工程と、 上記積層膜の第１の絶縁膜の外周部および最下層の第１
    の絶縁膜に連なり、前記第２の絶縁膜の外周部を囲む第
    １の絶縁膜を形成する工程と、前記ＭＯＳトランジスタ
    のソース／ドレイン拡散層の一方の拡散層上の積層膜部
    および第１の絶縁膜部にコンタクト孔を開ける工程と、 上記コンタクト孔の内壁から前記第２の絶縁膜のみを除
    去する工程と、 上記コンタクト孔を通して前記ＭＯＳトランジスタのソ
    ース／ドレイン拡散層の一方とコンタクトするように下
    部キャパシタ電極を形成する工程と、 上記下部キャパシタ電極上にキャパシタゲート絶縁膜を
    介して上部キャパシタ電極を形成する工程と を具備することを特徴とする半導体記憶装置の製造方法
    。
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