JPH02118893A - 対数変換回路 - Google Patents
対数変換回路Info
- Publication number
- JPH02118893A JPH02118893A JP63273550A JP27355088A JPH02118893A JP H02118893 A JPH02118893 A JP H02118893A JP 63273550 A JP63273550 A JP 63273550A JP 27355088 A JP27355088 A JP 27355088A JP H02118893 A JPH02118893 A JP H02118893A
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- JP
- Japan
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- trs
- diodes
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はテレビ、ＶＴＲ、オーディオ機器、衛星放送受
信機等の電子通信機器の電気回路に使用することのでき
る対数変換回路に関するものである。
信機等の電子通信機器の電気回路に使用することのでき
る対数変換回路に関するものである。
従来の技術
従来より、トランジスタを用いた対数変換回路トシてト
ランジスタのベース・エミッタ間電圧ｖＢＥとエミッタ
電流ＩＥ との間の関係式、ｋ：ボルツマン定数、
τ−絶絶対温度９電 を用いた回路が使われておジ、その実用回路としてはオ
ペアンプを用いた回路がよく使用されている。従来１５
ＩＩｊ金第２図に示す。第２図はオペアンプを用いた代
表的な対数変換回路の実用例全表わす。
ランジスタのベース・エミッタ間電圧ｖＢＥとエミッタ
電流ＩＥ との間の関係式、ｋ：ボルツマン定数、
τ−絶絶対温度９電 を用いた回路が使われておジ、その実用回路としてはオ
ペアンプを用いた回路がよく使用されている。従来１５
ＩＩｊ金第２図に示す。第２図はオペアンプを用いた代
表的な対数変換回路の実用例全表わす。
２１ 、２２はオペアンプ、２３ 、２４は対数特性を
得るためのトランジスタで、特性のそろった吻が使用さ
れる。２５，２６，２ア，２８は出力電圧の特注を決定
する抵抗、２９は入力端子、３゜は出力端子、３１は出
力電圧を決定するための基準電圧源、３２．３３は発振
防止のためのコンデサである。
得るためのトランジスタで、特性のそろった吻が使用さ
れる。２５，２６，２ア，２８は出力電圧の特注を決定
する抵抗、２９は入力端子、３゜は出力端子、３１は出
力電圧を決定するための基準電圧源、３２．３３は発振
防止のためのコンデサである。
発明が解決しようとする課題
従来例では出力電圧ｖｏｕｔは次式で表わされる。
ここでＲ１，Ｒ２，Ｒ５，Ｒ６は各々抵抗２５，２６゜
２７．２８の抵抗偵、ｖｉユは入カフ１ＮＢ”、ｖｒｅ
ｆ ”基準電圧である。
２７．２８の抵抗偵、ｖｉユは入カフ１ＮＢ”、ｖｒｅ
ｆ ”基準電圧である。
この場合、第２図のトランジスタ２３．２４の特性の揃
った物を使う必要がある。従来例の回路をＩＣ化する場
合、（１〜 ２つのオペアンプの働きをする差動入力の
ハイゲイン（数十ｄＢ） アンプを２つ内蔵するため
素子が多くなる。（２）、負帰還回路のため発振防止の
ための配慮が必要である。
った物を使う必要がある。従来例の回路をＩＣ化する場
合、（１〜 ２つのオペアンプの働きをする差動入力の
ハイゲイン（数十ｄＢ） アンプを２つ内蔵するため
素子が多くなる。（２）、負帰還回路のため発振防止の
ための配慮が必要である。
（１（２）のため発振防止用のコンデンサが必要であり
、内蔵する場合は面積が大きくなりコストアップになり
、外付けにする場合はコンテ゛ンサを付けるため４本の
ピンが必要である等の問題かめる。
、内蔵する場合は面積が大きくなりコストアップになり
、外付けにする場合はコンテ゛ンサを付けるため４本の
ピンが必要である等の問題かめる。
本発明は前記問題点に鑑み、対数変換回路をＩＣに内蔵
する場合に、少ない素子数で少ないピン数で、動作の安
定な回路を実現する手段を提供するものである。
する場合に、少ない素子数で少ないピン数で、動作の安
定な回路を実現する手段を提供するものである。
課題を解決するための手段
前記の課題を解決するため本発明の対数変換回路は、第
１．第２のトランジスタの各々のベースに等しい電圧を
加え、第１第２のトランジスタの各々のエミッタに第１
、第２のダイオードの各々のアノードを接続し、第１．
第２のダイオードの各々のカソードに第３．第４のトラ
ンジスタのコレクタをｍ Ｆし、第３．第４のトランジ
スタの各々のベースに異なる電圧を与える事により生じ
る男１ 、第２のトランジスタの各々のベース・エミッ
タ間の電位差および第１．第２のダイオードのア゛ノー
ド・カッド間の電位差を加えたものの差が、第３゜第４
のトランジスタの各々のベースに加えた電圧の差に対し
て対数的に変化すること全利用する構成にしている。
１．第２のトランジスタの各々のベースに等しい電圧を
加え、第１第２のトランジスタの各々のエミッタに第１
、第２のダイオードの各々のアノードを接続し、第１．
第２のダイオードの各々のカソードに第３．第４のトラ
ンジスタのコレクタをｍ Ｆし、第３．第４のトランジ
スタの各々のベースに異なる電圧を与える事により生じ
る男１ 、第２のトランジスタの各々のベース・エミッ
タ間の電位差および第１．第２のダイオードのア゛ノー
ド・カッド間の電位差を加えたものの差が、第３゜第４
のトランジスタの各々のベースに加えた電圧の差に対し
て対数的に変化すること全利用する構成にしている。
作 用
本発明は上記の構成により、（１）少ない素子で溝成し
占有面積を小さくできる。（２） 負帰還回路を用い
ないので安定性が良く、発振防止のためのコンデンサが
必要でない。等のメリットがあり、特にＩＣ化する場合
に有効である。
占有面積を小さくできる。（２） 負帰還回路を用い
ないので安定性が良く、発振防止のためのコンデンサが
必要でない。等のメリットがあり、特にＩＣ化する場合
に有効である。
実施例
以下本究明の一天、側例の対＠双換回路について図面全
参照しなから１況明する。
参照しなから１況明する。
第１図は本究明の実施例に於ける対数変換回路の回路図
を示す。第１図に於いて１，２はトランジスタ３，４は
ダイオード６．６はトランジスタ、７．８はダイオード
、９Ｒ１，１０Ｒ２，１１Ｒ３，１２Ｒ４。
を示す。第１図に於いて１，２はトランジスタ３，４は
ダイオード６．６はトランジスタ、７．８はダイオード
、９Ｒ１，１０Ｒ２，１１Ｒ３，１２Ｒ４。
１３Ｒｓ Ｔ １４Ｒｅ 、 １ｔｓＲ−ｒ は抵抗
、１６は基準電圧源、１７は入力電圧端子ｖＩＮ−１８
はトランジスタ１゜２のベースの′直圧源、１９ 、２
０は出力直圧端子■。、ｖ２を表わす。
、１６は基準電圧源、１７は入力電圧端子ｖＩＮ−１８
はトランジスタ１゜２のベースの′直圧源、１９ 、２
０は出力直圧端子■。、ｖ２を表わす。
トランジスタ１，２のベースには？ｌ［ｊ圧源１８より
電圧ＶＢが供給される。トランジスタ１，２のエミッタ
は各々ダイオード３．４を通してトランジスタ６．６の
各々のコレクタに繋がる。トランジスタ５のベースは抵
抗９を通して基準電圧源１６（電位ｖｒｅｆ）に繋がり
、トランジスタ６のベースは抵抗１０を通して基準電圧
源１６（？［位”ｒｅｆ）に繋がっている。トランジス
タ６、ダイオード７、抵抗１１．１２はカレントミラー
を構成し、トランジスタ６、ダイオード８、抵抗１３．
１４は力１／７１−ミラー全購成する。トランジスタ６
のベースは抵抗１６金１ｆｆｉ して入力電圧端子１７
に繋がる。
電圧ＶＢが供給される。トランジスタ１，２のエミッタ
は各々ダイオード３．４を通してトランジスタ６．６の
各々のコレクタに繋がる。トランジスタ５のベースは抵
抗９を通して基準電圧源１６（電位ｖｒｅｆ）に繋がり
、トランジスタ６のベースは抵抗１０を通して基準電圧
源１６（？［位”ｒｅｆ）に繋がっている。トランジス
タ６、ダイオード７、抵抗１１．１２はカレントミラー
を構成し、トランジスタ６、ダイオード８、抵抗１３．
１４は力１／７１−ミラー全購成する。トランジスタ６
のベースは抵抗１６金１ｆｆｉ して入力電圧端子１７
に繋がる。
トランジスタ６．６およびダイオード７．８は同一の特
性とし、Ｒ１：Ｒ２，Ｒ３：＝Ｒ４，Ｒ６＝Ｒ６とする
。
性とし、Ｒ１：Ｒ２，Ｒ３：＝Ｒ４，Ｒ６＝Ｒ６とする
。
この時、トランジスタ５．６の直流電流増幅率が充分に
大きいとすると、 （ｖＤ１＝ダイオード３の両端電圧、ｖＢＥ３＝トラン
ジスタ５のベース・エミッタ問直Ｅ） （”Ｄ２ ＝ タ４ オｔ’ ４ （７）両端’を圧＊
ＶＢＢ；４ ＝ ） −ｙ ンシヌタ６のベース・エ
ミッタ間［Ｅ ）工Ｅ３＝工１．工Ｅ４＝工２．Ｒ１＋
Ｒ３＝Ｒ２＋Ｒ４，ｖＤ１＝ｖＤ２であるから またトランジスタ１ ３．４に関して 工Ｅ１＝ＩＣ３−工Ｅ３ ＩＥ２＝工Ｃ４−ＩＥ４ でろるから（功より 、６．６、 ダイオード 一方トランジヌタ１，２の特性を同一とし、同時にダイ
オード３，４の特性を同一とすると次の様になる。
大きいとすると、 （ｖＤ１＝ダイオード３の両端電圧、ｖＢＥ３＝トラン
ジスタ５のベース・エミッタ問直Ｅ） （”Ｄ２ ＝ タ４ オｔ’ ４ （７）両端’を圧＊
ＶＢＢ；４ ＝ ） −ｙ ンシヌタ６のベース・エ
ミッタ間［Ｅ ）工Ｅ３＝工１．工Ｅ４＝工２．Ｒ１＋
Ｒ３＝Ｒ２＋Ｒ４，ｖＤ１＝ｖＤ２であるから またトランジスタ１ ３．４に関して 工Ｅ１＝ＩＣ３−工Ｅ３ ＩＥ２＝工Ｃ４−ＩＥ４ でろるから（功より 、６．６、 ダイオード 一方トランジヌタ１，２の特性を同一とし、同時にダイ
オード３，４の特性を同一とすると次の様になる。
ｖ１＝”Ｂ−”ＢＥｌ−ｖＤｌ（”ＢＥｌ ＝ ） ラ
フ シヌｌｉ １１）ベース・エミッタ間電圧） ｖ２−ＶＢ−ｖＢＥ２−ｖＤ２（ｖＢＥ２＝トランジス
タ２のベース・エミッタ間電圧） ｖＢＥ１＝ｖＢＥ２．ｖＤ１＝ｖＤ２テアルカら、即ち
無信号時には出力電圧端子１９．２０の電位ｖ１．ｖ２
は等しい。
フ シヌｌｉ １１）ベース・エミッタ間電圧） ｖ２−ＶＢ−ｖＢＥ２−ｖＤ２（ｖＢＥ２＝トランジス
タ２のベース・エミッタ間電圧） ｖＢＥ１＝ｖＢＥ２．ｖＤ１＝ｖＤ２テアルカら、即ち
無信号時には出力電圧端子１９．２０の電位ｖ１．ｖ２
は等しい。
次に、この回路の入力電圧端子１７に電圧ｖｉｎを印加
した時を考える。この時のＩＥ４を’ｐｌ＜とす工ｓ１
：トランジスタ１．２の飽和電流工ｓ２：ダイオード３
．４の飽和電流 ”工Ｅ４＋Δ■Ｆ４ ・・・・・・・（４） ；ｃ ｏ時ｏ ＩＥ２ ｋ １ｆ２・ｖＢｘ２ ’ｋＶ
ＢＥらＩ ｖＤ２ ｋ ｖＤ６ｅｖ２をｖ２′とすると ｖ２＝ＶＢ−ｖＢ１２−ｖＤ６ ・（＠ 従ってこの時の出力電圧端子１９ 差■る一ｖ１ は次のとおり ２０の′電位 Ｔ ｖ２−Ｖ１＝ よる変化量が対数に変換されて出力電圧端子Ｖｏｕｔ１
、Ｖｏｕｔ２間に現われる。即ち対数変換回路を構成
できる。
した時を考える。この時のＩＥ４を’ｐｌ＜とす工ｓ１
：トランジスタ１．２の飽和電流工ｓ２：ダイオード３
．４の飽和電流 ”工Ｅ４＋Δ■Ｆ４ ・・・・・・・（４） ；ｃ ｏ時ｏ ＩＥ２ ｋ １ｆ２・ｖＢｘ２ ’ｋＶ
ＢＥらＩ ｖＤ２ ｋ ｖＤ６ｅｖ２をｖ２′とすると ｖ２＝ＶＢ−ｖＢ１２−ｖＤ６ ・（＠ 従ってこの時の出力電圧端子１９ 差■る一ｖ１ は次のとおり ２０の′電位 Ｔ ｖ２−Ｖ１＝ よる変化量が対数に変換されて出力電圧端子Ｖｏｕｔ１
、Ｖｏｕｔ２間に現われる。即ち対数変換回路を構成
できる。
発明の効果
本発明は上記の構成により、■少ない素子で構成し占有
面積金車さくできる。■負帰還回路を用いないので安定
性が良く、発振防止のためのコンデンサが必要ない。等
の効果が得られ、特にＩＣ化する場合に有効である。
面積金車さくできる。■負帰還回路を用いないので安定
性が良く、発振防止のためのコンデンサが必要ない。等
の効果が得られ、特にＩＣ化する場合に有効である。
第１図は本発明の一実施例における対数変換回路の回路
図、第２図は従来例における対数変換回路の回路図であ
る。 １．２，５．６・・・・・・トランジスタ、３ 、４
、７゜８・・・・・・ダイオード、９，１０，１１，１
２，１３゜１４．１６・・・・・・抵抗、１８．１８・
・・・・・定電圧電源、１７・・・・・・入力電圧端子
、１９ 、２０・・・・・・出力電圧端子。 即ちこの回路により入力電圧Ｖ、。全印加した事に蔀抹
図、第２図は従来例における対数変換回路の回路図であ
る。 １．２，５．６・・・・・・トランジスタ、３ 、４
、７゜８・・・・・・ダイオード、９，１０，１１，１
２，１３゜１４．１６・・・・・・抵抗、１８．１８・
・・・・・定電圧電源、１７・・・・・・入力電圧端子
、１９ 、２０・・・・・・出力電圧端子。 即ちこの回路により入力電圧Ｖ、。全印加した事に蔀抹
Claims (1)
- 第１、第２のトランジスタの各々のベースに等しい電圧
を加え、前記第１、第２のトランジスタの各々のエミッ
タに第１、第２のダイオードの各々のアノードを接続し
、第１、第２のダイオードの各々のカソードに第３、第
４のトランジスタの各々のコレクタを接続し、前記第３
、第４のトランジスタの各々のベースに異なる電圧を与
えることにより生じる前記第１、第２のトランジスタの
各々のベース・エミッタ間の電位差および前記第１、第
２のダイオードのアノード・カソード間の電位差を加え
たものの差が前記第３、第４のトランジスタの各々のベ
ースに加えた電圧の差に対して対数的に変化するように
したことを特徴とする対数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273550A JP2734564B2 (ja) | 1988-10-28 | 1988-10-28 | 対数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273550A JP2734564B2 (ja) | 1988-10-28 | 1988-10-28 | 対数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02118893A true JPH02118893A (ja) | 1990-05-07 |
| JP2734564B2 JP2734564B2 (ja) | 1998-03-30 |
Family
ID=17529381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273550A Expired - Fee Related JP2734564B2 (ja) | 1988-10-28 | 1988-10-28 | 対数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734564B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109157A (ja) * | 2004-10-06 | 2006-04-20 | Asahi Kasei Microsystems Kk | 対数増幅器 |
-
1988
- 1988-10-28 JP JP63273550A patent/JP2734564B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109157A (ja) * | 2004-10-06 | 2006-04-20 | Asahi Kasei Microsystems Kk | 対数増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2734564B2 (ja) | 1998-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |