JPH02119428A - ＢｉＣＭＯＳ論理集積回路 - Google Patents
ＢｉＣＭＯＳ論理集積回路Info
- Publication number
- JPH02119428A JPH02119428A JP63273604A JP27360488A JPH02119428A JP H02119428 A JPH02119428 A JP H02119428A JP 63273604 A JP63273604 A JP 63273604A JP 27360488 A JP27360488 A JP 27360488A JP H02119428 A JPH02119428 A JP H02119428A
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- JP
- Japan
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- logic gate
- bipolar
- transistor
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- 239000002131 composite material Substances 0.000 claims abstract description 12
- 230000003321 amplification Effects 0.000 abstract description 7
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理集積回路に関し、とくにＢｉＣＭＯＳ論
理集積回路に関する。
理集積回路に関する。
従来、論理ゲート回路に於ては、駆動負荷を大きくする
方法がいくつか提案されている。まず以下に代表的な従
来例を示し、その構成、動作について、第３図を参照し
て説明する。
方法がいくつか提案されている。まず以下に代表的な従
来例を示し、その構成、動作について、第３図を参照し
て説明する。
第３図は、ＣＭＯ８ＮＡＮＤゲートと、直列に接続した
２個のＮＰＮトランジスタ１．２を一体化したＢｉＣＭ
ＯＳ論理ゲート回路の一例を示す。これは０ＭＯ３の相
補動作を生かした低消費電力と、バイポーラトランジス
タの高駆動能力を生かした遅延時間の負荷依存性の低減
をねらいとした論理ゲート回路である。すなわち並列に
接続したｐＭＯ３）ランジスタＭＰＩ〜ＭＰ２と、直列
接続したｎＭＯＳ）ランジスタＭ、、１〜Ｍ ｏｎのそ
れぞれのドレインを直列接続したＮＰＮトランジスタ１
のベースへ接続して、ＭＯＳ）−ランジスタのトレイン
電流をバイポーラトランジスタで増幅し、出力端子の負
荷を駆動するものである。
２個のＮＰＮトランジスタ１．２を一体化したＢｉＣＭ
ＯＳ論理ゲート回路の一例を示す。これは０ＭＯ３の相
補動作を生かした低消費電力と、バイポーラトランジス
タの高駆動能力を生かした遅延時間の負荷依存性の低減
をねらいとした論理ゲート回路である。すなわち並列に
接続したｐＭＯ３）ランジスタＭＰＩ〜ＭＰ２と、直列
接続したｎＭＯＳ）ランジスタＭ、、１〜Ｍ ｏｎのそ
れぞれのドレインを直列接続したＮＰＮトランジスタ１
のベースへ接続して、ＭＯＳ）−ランジスタのトレイン
電流をバイポーラトランジスタで増幅し、出力端子の負
荷を駆動するものである。
このようなりｉＣＭＯＳ論理ゲート回路に於て、遅延時
間ｔｐｄは で−５ｇれる。ここで、ＣＬは、出力端子の負荷容に、
ｊ Ｉ）は負荷容量ＣＬに依存しない遅延時間、βはＮ
ＰＮ）−ランジスタの電流増幅率、ＶＬ丁はＮＰＮＩヘ
ランジスタの論理しきい値、ＩｎはＭＯＳ トランジス
タのドレイン電流を表わす。βは一般に５０〜２００程
度の値をとる。式（１）より１゜を大きくすることで・
より大きな負荷ＣＬを駆動でき、その結果、遅延時間ｔ
ｐｄを小さくすることができる。そこでＩＤ Ｃすな
わち、ＮＰＮ）−ンンジスタのベース電流）を大きくし
て、ＮＰＮｌ〜ランジスタのエミッタサイズを大きくす
ると、ベース容量も大きくなり、その結果、前段のＭＯ
Ｓトランジスタのトランジスタサイズを大きくする必要
が生じる。特に入力端子数ｎが３以上と多い場ｈ、これ
らのＭＯＳトランジスタの占めるマスク上の面積の増大
は問題である。
間ｔｐｄは で−５ｇれる。ここで、ＣＬは、出力端子の負荷容に、
ｊ Ｉ）は負荷容量ＣＬに依存しない遅延時間、βはＮ
ＰＮ）−ランジスタの電流増幅率、ＶＬ丁はＮＰＮＩヘ
ランジスタの論理しきい値、ＩｎはＭＯＳ トランジス
タのドレイン電流を表わす。βは一般に５０〜２００程
度の値をとる。式（１）より１゜を大きくすることで・
より大きな負荷ＣＬを駆動でき、その結果、遅延時間ｔ
ｐｄを小さくすることができる。そこでＩＤ Ｃすな
わち、ＮＰＮ）−ンンジスタのベース電流）を大きくし
て、ＮＰＮｌ〜ランジスタのエミッタサイズを大きくす
ると、ベース容量も大きくなり、その結果、前段のＭＯ
Ｓトランジスタのトランジスタサイズを大きくする必要
が生じる。特に入力端子数ｎが３以上と多い場ｈ、これ
らのＭＯＳトランジスタの占めるマスク上の面積の増大
は問題である。
以上説明したように、従来のＢ ｉ ＣＭＯＳ論理集積
回路は出力端子の駆動負荷を大きくしようとする場合、
バイポーラトランジスタのベース容量が増大するため、
ＭＯＳ）−ランノスタのマスク上の面積が大きくなって
しまうという欠点がある４本発明の目的はマスク上の面
積が小さくてすむ負荷駆動能力の大きなりｉＣＭＯ８論
理集積回路を提供することにある。
回路は出力端子の駆動負荷を大きくしようとする場合、
バイポーラトランジスタのベース容量が増大するため、
ＭＯＳ）−ランノスタのマスク上の面積が大きくなって
しまうという欠点がある４本発明の目的はマスク上の面
積が小さくてすむ負荷駆動能力の大きなりｉＣＭＯ８論
理集積回路を提供することにある。
（：課題を解決するための手段〕
本発明のＢ ｉＣＭＯＳ論理集積回路は、ＣＭＯ８論理
ゲートと、前記ＣＭＯＳ論理ゲートの出力信号をベース
にうけるダーリントン接続された第１の複合バイポーラ
トランジスタ及び前記ＣＭ Ｏ８論理ゲートと同じ入力
信号をうけて前記ＣＭＯ８論理ゲートの論理出力の否定
をとるｎＭＯ８論理ゲートの出力信号をベースにうける
ダーリントン接続された第２の複合バイポーラトランジ
スタを含むバッファ回路とを有してなるというものであ
る。
ゲートと、前記ＣＭＯＳ論理ゲートの出力信号をベース
にうけるダーリントン接続された第１の複合バイポーラ
トランジスタ及び前記ＣＭ Ｏ８論理ゲートと同じ入力
信号をうけて前記ＣＭＯ８論理ゲートの論理出力の否定
をとるｎＭＯ８論理ゲートの出力信号をベースにうける
ダーリントン接続された第２の複合バイポーラトランジ
スタを含むバッファ回路とを有してなるというものであ
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ｎＭＯＳ）ランジスタＭｆ１１〜Ｍ ｏ
ｎとｐＭＯＳトランジスタＭＰ１〜Ｍｐｎからなるｎ入
力のＣＭＯＳＮＡＮＤゲートと、このＣＭＯ９ＮＡＮＤ
ゲートの出力ゲートをベースにうけるダーリントン接続
された第１の複合バイポーラトランジスタ１０１及び前
述のＣＭＯＳＮＡＮＤゲートと同じ入力信号ＩＮ、〜Ｉ
Ｎ、をうけて前述のＣＭＯＳＮＡＮＤゲートの論理出力
の否定をとるｎＭＯ３論理ゲート（ｎＭＯＳトランジス
タＭ、′、％Ｍｎ 、からなる）の出力信号をベースに
うけるダーリントン接続された第２の複合バイポーラト
ランジスタ１０２を含むバッファ回路とを有してなると
いうものである。
ｎとｐＭＯＳトランジスタＭＰ１〜Ｍｐｎからなるｎ入
力のＣＭＯＳＮＡＮＤゲートと、このＣＭＯ９ＮＡＮＤ
ゲートの出力ゲートをベースにうけるダーリントン接続
された第１の複合バイポーラトランジスタ１０１及び前
述のＣＭＯＳＮＡＮＤゲートと同じ入力信号ＩＮ、〜Ｉ
Ｎ、をうけて前述のＣＭＯＳＮＡＮＤゲートの論理出力
の否定をとるｎＭＯ３論理ゲート（ｎＭＯＳトランジス
タＭ、′、％Ｍｎ 、からなる）の出力信号をベースに
うけるダーリントン接続された第２の複合バイポーラト
ランジスタ１０２を含むバッファ回路とを有してなると
いうものである。
ダーリントン接続された複合バイポーラトランジスタを
単独のＮＰＮトランジスタの代りに用いることでベース
容量の増加を伴わずに電流増幅率を増加させることがで
きる。すなわち単独のＮＰＮ）−ランジスタのベース容
量をＣＢ、電流増幅率をβとすると、複合バイポーラト
ランジスタのベース容量は同じ＜Ｃａであるが電流増幅
率はβ２となる。その結果、ＭＯＳトランジスタの占め
るマスク上の面積を変えずに従来例よりも大きな負荷を
駆動することが可能となる。
単独のＮＰＮトランジスタの代りに用いることでベース
容量の増加を伴わずに電流増幅率を増加させることがで
きる。すなわち単独のＮＰＮ）−ランジスタのベース容
量をＣＢ、電流増幅率をβとすると、複合バイポーラト
ランジスタのベース容量は同じ＜Ｃａであるが電流増幅
率はβ２となる。その結果、ＭＯＳトランジスタの占め
るマスク上の面積を変えずに従来例よりも大きな負荷を
駆動することが可能となる。
本発明の第２の実施例を第２図に示す。
本実施例は前述の第１の実施例（第１図）に於て、ＧＮ
Ｄ側の第２の複合トランジスタ１０２の入力とＧＮＤの
間に設けた抵抗Ｒをゲートが出力端子に接続されたｎＭ
ＯＳトランジスタＭ。に置き換えた論理ゲート回路であ
る。
Ｄ側の第２の複合トランジスタ１０２の入力とＧＮＤの
間に設けた抵抗Ｒをゲートが出力端子に接続されたｎＭ
ＯＳトランジスタＭ。に置き換えた論理ゲート回路であ
る。
本実施例に於ても、第１の実施例と同様に、ＭＯＳトラ
ンジスタの占めるマスク上の面積を増加させることなく
より大きな出力端子の負荷を駆動することが可能である
。また第１の実施例に於て、抵抗ＲをＮＰＮトランジス
タのベース領域で形成するのに対し、本実施例では抵抗
の代りにｎＭＯＳトランジスタを形成するだけで良いの
でマスク上の面積に於て、より有利である。
ンジスタの占めるマスク上の面積を増加させることなく
より大きな出力端子の負荷を駆動することが可能である
。また第１の実施例に於て、抵抗ＲをＮＰＮトランジス
タのベース領域で形成するのに対し、本実施例では抵抗
の代りにｎＭＯＳトランジスタを形成するだけで良いの
でマスク上の面積に於て、より有利である。
以上説明したように、本発明のＢ ｉＣＭＯＳ論理集積
回路は、負荷をバイポーラトランジスタで駆動するよう
なりｉＣＭＯＳ論理ゲート回路の前述のバイポーラトラ
ンジスタをダーリントン接続された複合トランジスタと
することにより、ＭＯＳ）ランジスタの占めるマスク上
の面積を増加させることなく、より大きな負荷を駆動す
ることを可能とする効果がある。
回路は、負荷をバイポーラトランジスタで駆動するよう
なりｉＣＭＯＳ論理ゲート回路の前述のバイポーラトラ
ンジスタをダーリントン接続された複合トランジスタと
することにより、ＭＯＳ）ランジスタの占めるマスク上
の面積を増加させることなく、より大きな負荷を駆動す
ることを可能とする効果がある。
端、
Ｒ・・・抵抗。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来例の回路図で
ある。
明の第２の実施例の回路図、第３図は従来例の回路図で
ある。
Claims (1)
- ＣＭＯＳ論理ゲートと、前記ＣＭＯＳ論理ゲートの出力
信号をベースにうけるダーリントン接続された第１の複
合バイポーラトランジスタ及び前記ＣＭＯＳ論理ゲート
と同じ入力信号をうけて前記ＣＭＯＳ論理ゲートの論理
出力の否定をとるｎＭＯＳ論理ゲートの出力信号をベー
スにうけるダーリントン接続された第２の複合バイポー
ラトランジスタを含むバッファ回路とを有してなること
を特徴とするＢｉＣＭＯＳ論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273604A JPH02119428A (ja) | 1988-10-28 | 1988-10-28 | ＢｉＣＭＯＳ論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273604A JPH02119428A (ja) | 1988-10-28 | 1988-10-28 | ＢｉＣＭＯＳ論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119428A true JPH02119428A (ja) | 1990-05-07 |
Family
ID=17530074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273604A Pending JPH02119428A (ja) | 1988-10-28 | 1988-10-28 | ＢｉＣＭＯＳ論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119428A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225924A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | インバ−タ回路 |
| JPS62169520A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | Ｌｓｉ |
| JPS63193720A (ja) * | 1987-02-06 | 1988-08-11 | Toshiba Corp | 論理回路 |
-
1988
- 1988-10-28 JP JP63273604A patent/JPH02119428A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225924A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | インバ−タ回路 |
| JPS62169520A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | Ｌｓｉ |
| JPS63193720A (ja) * | 1987-02-06 | 1988-08-11 | Toshiba Corp | 論理回路 |
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