JPH0435221A - トライステート出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はトライステート出力バッファ回路に関するも
のである。

〔従来の技術〕

従来、Ｂｉ−ＣＭＯ３型半導体集積回路に用いるトライ
ステート出力バッファ回路は、第５図に示すような構成
であった。第５図において、１は高電位出力駆動段のＮ
ＰＮ型のバイポーラトランジスタ、２は低電位出力駆動
段のＮＰＮ型のバイポーラトランジスタ、３は高電位出
力制御回路、４は低電位出力制御回路、５は高電位出力
駆動前段のＮＰＮ型のバイポーラトランジスタ、６は電
荷引き抜き用の抵抗である。１８．１９はバイポーラト
ランジスタ２のベースを接地電位に落とすためのパスを
形成するＮチャネル形ＭＯ３トランジスタである。

このトライステート出力バツファ回路は、高インピーダ
ンス制御信号Ｃが高レベル電位となると、高電位出力制
御回路３の働きで入力データ信号ＩＮの状態に係わらず
、バイポーラトランジスタ５のベース端子が接地電位に
落とされて、バイポーラトランジスタ５がオフ状態とな
り、したがってバイポーラトランジスタ１がオフ状態と
なる。

また同時に、低電位出力制御回路４の働きでバイポーラ
トランジスタ２がオフ状態となり、バイポーラトランジ
スタ１．２の接続点に設けられた出力端子ＯＵＴは高イ
ンピーダンス出力状態となる。

一方、高インピーダンス制御信号Ｃが低レベル電位とな
ると、入力データ信号ＩＮが高レベル電位のときは、高
電位出力制御回路３の働きでバイポーラトランジスタ５
．１がオン状態となり、電位出力制御回路４の働きでバ
イポーラトランジスタ２がオフ状態となり、出力端子Ｏ
ＵＴは高レベル電位となる。また、入力データ信号ＩＮ
が低レベル電位のときは、高電位出力制御回路３の働き
でバイポーラトランジスタ５．１がオフ状態となり、電
位出力制御回路４の働きでバイポーラトランジスタ２が
オン状態となり、出力端子０ＬＩＴは低レベル電位とな
る。

〔発明が解決しようとする課題〕

このような従来のトライステート出力バッファ回路では
、バイポーラトランジスタ１．２がともにオフ状態とな
って出力端子ＯＵＴが高インピーダンス出力状態となっ
ている場合において、高電位出力駆動前段のバイポーラ
トランジスタ５のベース電位が接地電位（ＧＮＤ）とな
る。一方、出力端子ＯＵＴの電位は、使用状態により外
部回路に応して接地電位ＧＮＤ　（ＯＶ）から電源電位
Ｖｎｏ　（Ｊ常は５Ｖｌｌ　までの電位をとりうる。し
たがって、高インピーダンス出力状態において、出力端
子ＯＵＴに外部回路から高レベル電位、例えば電源電位
ＶＯＯが印加された場合には、高電位駆動前段のバイポ
ーラトランジスタ５のエミッタ端子に、蓄積電荷引き抜
き用の抵抗６を介し、高レベル電位が印加される。この
結果、バイポーラトランジスタ５のベース端子・エミッ
タ端子間に逆方向接合バイアスとして、例えば電源電位
Ｖ、。が印加された状態となる。

ところが、バイポーラ素子の高速化要求に伴い、最近の
高周波バイポーラプロセスの素子構造では、エミッタ・
ベース間逆接合耐圧が低下してきており、長期信頬性も
考慮した場合には、許容できるエミッタ・ベース間逆接
合印加電圧が３ｖ程度までとなってきている。

したがって、従来のトライステート出力ハフフッ回路で
は、長期的使用において、バイポーラトランジスタ５の
エミッタ・ベース間接合リークの発生、または増幅率ｈ
ＦＥの低下による動作性能低下等の特性劣化が起こる。

そして、これが原因となって、このトライステート出力
ハフフッ回路を備えた半導体集積回路を搭載した電子機
器が誤動作するおそれがあった。

このように、従来の回路構成では、長期的な信軌性を保
証できないという問題があった。

したがって、この発明の目的は、長期的に特性の安定し
た信転性の高いトライステート出力ハフフッ回路を提供
することである。

〔課題を解決するための手段〕

この発明のトライステート出力ハフフッ回路は、高イン
ピーダンス出力状態で外部から出力端子に高レベル電位
が印加された場合にも、高電位出力駆動前段のバイポー
ラトランジスタのベース端子・エミッタ端子間に過大な
逆接合バイアス電圧がかからないような回路構成として
、高電位出力駆動前段のバイポーラトランジスタの特性
劣化を防止し、長期的に特性を安定させ、信顛性を高め
るようにしたものである。

このために、請求項（１）記載のトライステート出力ハ
フフッ回路では、高電位出力駆動段の第１のバイポーラ
トランジスタのベース端子・エミッタ端子間にＭＯＳト
ランジスタのソース端子・ドレイン端子間を接続し、Ｍ
ＯＳトランジスタに高インピーダンス制御信号をゲート
信号として与えることにより、出力端子が高インピーダ
ンス出力状態ではないときにＭＯＳトランジスタをオン
状態とし、出力端子が高インピーダンス出力状態のとき
にＭＯＳトランジスタをオフ状態とする構成としている
。

また、請求項（２）記載のトライステート出力バッファ
回路では、高インピーダンス出力状態でかつ出力端子が
高レベル電位状態の場合に、第１のバイポーラトランジ
スタにダーリントン接続した高電位出力駆動前段の第２
のバイポーラトランジスタのベース電位が接地電位にな
らず高インピータンス状態となるように、第２のバイポ
ーラトランジスタのベース端子と接地電位との間の２木
のパス、つまり出力端子を高インピーダンス出力状態と
する高インピーダンス制御信号に応答して第２のバイポ
ーラトランジスタのベース端子を接地する第１のパスと
、低レベル電位の入力データ信号に応答して前記第２の
バイポーラトランジスタのベース端子を接地する第２の
パスとに、Ｐチャネル型の第１のＭＯＳトランジスタお
よびＮチャ２ル型の第２のＭＯＳトランジスタをそれぞ
れ介挿したものである。上記第１のＭＯＳトランジスタ
は、出力端子の電位をゲート電位とし、出力端子が高レ
ベル電位となったときにオフ状態となる。

また、第２のＭＯＳトランジスタは、高インピーダンス
出力制御信号の反転信号をゲート信号とし、高インピー
ダンス出力制御信号が高レベル電位となったときにオフ
状態となる。

請求項（３）のトライステート出力ハフフッ回路では、
高電位出力駆動段の第１のバイポーラトランジスタにダ
ーリントン接続した第２のバイポーラトランジスタのベ
ース端子と出力端子とをＭＯＳトランジスタで接続し、
第２のバイポーラトランジスタのベース電位を、出力端
子が高インピータンス出力状態において、従来接地電位
に落としていたのを止め、出力端子の電位に落とす回路
構成としたものである。

（作　　　用〕 この発明の構成によれば、出力端子が高・インビダンス
出力状態において、外部から出力端子に高レベル電位が
印加された場合にも、第２のバイポーラトランジスタの
ベース端子・エミッタ端子間に過大な逆接合バイアス電
圧が加わることがない。

請求項＋１１記載の構成では、高インピーダンス出力状
態で、高電位出力駆動段の第１のバイポーラトランジス
タのベース端子・エミッタ端子間に接続したＭＯＳトラ
ンジスタがオフ状態となり、高電位が印加された出力端
子と接地電位に落ちた第２のバイポーラトランジスタの
ベース端子間のパスには、第１および第２のバイポーラ
トランジスタのベース・エミッタ接合が直列に存在する
。したがって、出力端子に印加された電圧は２つのエミ
ッタ・ベース接合で分圧される。例えば出力端子に５■
の電圧が印加された場合には、各エミ。

り・ベース接合に加わる逆バイアス電圧は各々約２．５
■となる。この結果、第１および第２のバイポーラトラ
ンジスタの各々のエミッタ・ベース接合に加わる逆バイ
アス電圧を信顧性保証上の許容値（３■）以下に抑える
ことが可能となる。

請求項（２）記載の構成では、高インピーダンス出力状
態でかつ出力端子が高レベル電位の状態では、第２のバ
イポーラトランジスタのベース電位を接地電位に落とす
２つのパスは、入力データ信号の電位に係わらずともに
オフ（オープン）状態となり、第２のバイポーラトラン
ジスタのベース電位は、高インピーダンス状態となる。

この状態では、第２のバイポーラトランジスタのベース
・エミ・ツタ接合は、接合の漏れ電流で自己バイアスさ
れるため、過大な逆バイアス電圧が加わることはない。

請求項（３）記載の構成では、第２のバイポーラトラン
ジスタのベース電位を、接地電位に落とすパスを無くし
、代わりに出力端子の電位レベルに落とすパスを設ける
ことにより、第２のバイポーラトランジスタをオフ状態
にするものである。この回路では、高インピーダンス出
力状態においても、出力端子の電位と高電位出力駆動段
の第１および第２のバイポーラトランジスタのベース電
位は略等電位となり、過大な逆バイアス電圧が加わるこ
とはない。

〔実　施　例〕

以下、この発明の実施例を図面を参照しながら説明する
。

第１１乙１【桝 第１図はこの発明の第１の実施例のトライステート出力
バツファ回路の回路図を示し、第２図はその等価論理回
路図を示している。第１図において、１は高電位出力駆
動段のＮＰＮ型のバイポーラトランジスタ、２はバイポ
ーラトランジスタ１に直列接続された低電位出力駆動段
のＮＰＮ型のバイポーラトランジスタ、１６はバイポー
ラトランジスタｌのベース端子・エミッタ端子間にソス
端子・ドレイン端子間が接続され高インピーダンス制御
信号Ｃがゲート端子に入力されたＰチャネル型のＭＯＳ
トランジスタである。１３は高電位出力制御回路、４は
低電位出力制御回路、１５はバイポーラトランジスタ１
のベース端子にダーリントン接続された高電位出力駆動
前段のＮＰＮ型のバイポーラトランジスタである。

ＩＮは入力データ信号、Ｃは高インピーダンス制御信号
、ＯＵＴはバイポーラトランジスタ１２の接続点に設け
られた出力端子であり、従来例と同様に高インピーダン
ス制御信号Ｃが高レベル電位のときに出力端子○ＵＴが
高インピーダンス出力状態となる。

以上のような第１の実施例は、バイポーラトランジスタ
ｌのベース端子・エミッタ端子間に接続していた蓄積電
荷引き抜き用の抵抗６　（従来例）を無くし、代わりに
高インピーダンス制御信号Ｃをゲート信号とするＰチャ
ネル型のＭＯＳトランジスタ１６をバイポーラトランジ
スタのベース端子・エミッタ端子間に接続したことを特
徴とする。

このような構成では、出力端子ＯＵＴが高インピーダン
ス出力状態でないとき（高インピーダンス制御信号Ｃが
低レベル電位のとき）は、このＰチャネル型のＭＯＳト
ランジスタ１６が導通し、蓄積電荷引き抜き用素子とし
て働く。

一方、出力端子ＯＵ’Ｔが高インピーダンス出力状Ｌｉ
（高インピーダンス制御信号Ｃが高レベル電位のとき）
は、このＰチャフル型のＭＯＳトランジスタ１６はオフ
（非導通）状態となる。このような高インピーダンス出
力状態時において、出力端子ＯＵＴに高レベル電位が印
加されても、ヘース端子が接地電位にあるバイポーラト
ランジスタ１５のエミッタ端子に直接出力端子０１ＪＴ
Ｏ高レヘル電位が印加されることはなく、出力端子ＯＵ
Ｔの高レベル電位は、バイポーラトランジスタ１のベー
ス端子・エミッタ端子間と、バイポーラトランジスタ１
５のへ〜ス端子・エミッタ端子間とに分圧印加される。

通常、動作型ｉ１ｇ電位８は、５■±５％もしくはは５
Ｖ±１０％であるから、出力端子ＯＵＴに印加される高
レベル電位も通常最大５．５■である。

この電圧が２分圧されて各バイポーラトランジスタ１，
１５のベース端子・エミッタ端子間に印加されるため、
各々のベース端子・エミッタ端子間に加わる逆バイアス
電圧は、最大５．５Ｖ／２−２、７５　Ｖ程度に抑えら
れることになる。したがって、従来例の回路構成で問題
となっていた３■を超える過大なベース端子・エミッタ
端子間の逆バイアス電圧の継続印加によるバイポーラト
ランジスタ１５の特性劣化を防止することが可能となり
、長期的に特性を安定させ、信顛性を高めることができ
る。

上記以外の構成、動作は従来例の第５図と同様であるの
で、説明は省略する。

玉１鬼尖旌± 第３間はこの発明の第２の実施例のトライステート出力
バッファ回路の回路図を示しでいる。第３図において、
１．８．１９．２０はそれぞれＮチャネル型のＭＯＳト
ランジスタ、２１はＰチャネル型のＭＯ５Ｉ−ランジス
タである。

この実施例では、バイポーラトランジスタｌに対してダ
ーリントン接続したバイポーラトランジスタ１５のベー
ス電位を接地電位に落とす信号パスとして、従来例のよ
うに、入力データ信号ＩＮの反転信号ＩＮをゲート信号
とするＮチャネル型ＭＯＳトランジスタ１８よりなる第
１のパスと、高インピーダンス制御信号をゲート信号と
するＮチャネル型のＭＯＳトランジスタ１９よりなる第
２のパスを設けるのではなく、つぎのような２個のパス
を設けている点が特徴である。すなわち、高インピーダ
ンス制御信号Ｃの反転信号Ｃをゲート信号とするＮチャ
ふル型のＭＯＳトランジスタ２０と入力データ信号ＩＮ
の反転信号ＩＮをゲト信号とするＮチャネル型のＭＯ３
Ｉ−ランノスタ１８との直列回路からなる第１のパスと
、出力端子ＯＵＴの電位をゲート信号とするＰチャネル
型のＭＯＳトランジスタ２１と高インピーダンス制御信
号Ｃをゲート信号とするＮチャネル型ＭＯＳトランジス
タ１９の直列回路からなる第２のパスとを設けた回路構
成としている。

このような回路構成とすることにより、出力端子ＯＵＴ
が高インピーダンス出力状態（高インピーダンス制御信
号Ｃが高レベル電位）でかつ出力端子○ＵＴに高レベル
電位が印加された状態では、Ｎチャネル型のＭＯＳトラ
ンジスタ２０およびＰチャネル型のＭＯＳトランジスタ
２１がともにオフ（非導通）状態となり、バイポーラト
ランジスタ１５のベース端子は高インピーダンス状態と
なる。この状態では、バイポーラトランジスタ１５のベ
ース端子・エミッタ端子間の接合は、接合の漏れ電流で
自己バイアスされるため、過大な逆バイアス電圧が加わ
ることはなく、特性劣化は生しない。したがって、長期
的に特性を安定させ、信転性を高めることができる。

上記以外の構成、動作は第１の実施例と同様であるので
、説明は省略する。

策主食夫施−例 第４図はこの発明の第３の実施例のトライステート出力
ハフフッ回路の回路図を示している。第４図において、
２５．２５はそれぞれＰチャネル型のＭＯ３Ｉ−ラ／ジ
スタである。

この実施例では、ハイボラトランジスタ１にダーリント
ン接続したバイポーラトランジスタ１５のベース端子と
高電位出力駆動段のハイボラトランジスタ１のエミッタ
端子（出力端子ＯＵＴと同電位）との間に入力データ信
号＋Ｎをゲート信号とするＰチャネル型のＭＯＳトラン
ジスタ２５と、高インピーダンス制御信号Ｃの反転信号
Ｃをゲート信号とするＰチャフル型のＭＯＳトランジス
タ２６を並列に接続した回路構成としている。

この回路構成では、高レベル出力駆動段のバイポーラト
ランジスタ１のオフ状態は、Ｐチャふル型のＭＯ５Ｌラ
ンジスタ２５．２６を導通させることにより、ダーリン
トン接続された２つのバイポーラトランジスタｌ、１５
の各ベース電位およびエミッタ端子を略等電位化して実
現する。したがって、出力端子ＯＵＴが高インピーダン
ス出力状態においても、ダーリントン接続された２つの
高レベル出力駆動段のバイポーラトランジスタ１゜１５
の各ベース端子・エミッタ端子間に逆バイアス電圧が加
わることはない。したがって、特性劣化は生じず、信頼
性を高いものとすることができる。

以上第１図、第３図および第４図を用いて、各実施例を
それぞれ説明してきたが、各々の実施例において、説明
をしなかった部分の回路、例えば低電位出力制御回路４
の構成や高電位出力制御回路１３の電源ＶＤＤ側の一部
の回路構成等は、通常のトライステート出力バッファ回
路と同様である。

〔発　明　の　効　果〕

請求項＋１１記載のトライステート出力バッファ回路に
よれば、高電位出力駆動段のバイポーラトランジスタの
ベース端子・エミッタ端子間に蓄積電荷引き抜き用とし
て単なる抵抗ではなく、オンオフ制御可能なＭＯＳトラ
ンジスタを接続し、出力端子が高インピーダンス出力状
態のときにＭＯＳトランジスタをオフ状態とする構成で
あるため、出力端子が高インピーダンス出力状態のとき
に加わる逆接合バイアス電圧がダーリントン接続した高
電位出力駆動段および高電位出力駆動前段のバイポーラ
トランジスタの両ベース・エミッタ間で分圧されること
になる。この結果、高周波バイポーラプロセスで作られ
てエミッタ・ベース逆接合耐圧の低いバイポーラトラン
ジスタに、過大なエミッタ・ベース逆接合バイアス電圧
が印加されることがないから、特性劣化がなく、信軌性
を高めることができる。

請求項（２）記載のトライステート出力バッファ回路に
よれば、高電位出力駆動段のバイポーラトランジスタに
ダーリントン接続した高電位出力駆動前段のバイポーラ
トランジスタのベース端子を接地する２つのパスにそれ
ぞれＭＯＳトランジスタを介挿し、出力端子が高インピ
ーダンス出力状態のときにＭＯＳトランジスタをオフ状
態とする構成であるため、出力端子が高インピーダンス
出力状態のときに高電位出力駆動前段のバイポーラトラ
ンジスタのベース端子が高インピーダンス状態となり、
高電位出力駆動前段のバイポーラトランジスタのベース
端子・エミッタ端子間に過大な逆接合バイアス電圧が印
加されることはなく、特性劣化がなく、信頼性を高める
ことができる。

請求項（３）記載のトライステート出力バツファ回路に
よれば、高電位出力駆動段のバイポーラトランジスタの
エミッタ端子と、この高電位出力駆動段バイポーラトラ
ンジスタにダーリントン接続した高電位出力駆動前段の
バイポーラトランジスタのベース端子との間にＭＯＳト
ランジスタを接続し、出力端子が高インピーダンス出力
状態のときにＭＯＳ　）ランノスタをオン状態とする構
成であるため、高電位出力駆動段および高電位出力駆動
前段のバイポーラトランジスタのベース端子およびエミ
ッタ端子が略等電位となり、高電位出力駆動前段のバイ
ポーラトランジスタのベース端子・エミッタ端子間に過
大な逆接合バイアス電圧が印加されることはなく、特性
劣化がなく、信頼性を高めることができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例のトライステート出力
バツファ回路の回路図、第２図は第１図の等値論理回路
図、第３図はこの発明の第２の実施例のトライステート
出力バッファ回路の回路図、第４図はこの発明の第３の
実施例のトライステート出力バフフッ回路の回路図、第
５図はトライステート出力バフフッ回路の従来例の回路
図である。 １．２・・・バイポーラトランジスタ、６・・・抵抗、
１５・・・バイポーラトランジスタ、１６・・・ＭＯＳ
トランジスタ、１８〜２１・・・ＭＯＳトランジスタ、
２５．２６・・・ＭＯＳトランジスタ、Ｃ中高インピー
ダンス制ｍａ号、ＩＮ・・・入力データ信号第 図 第 図 第 図 第 図 ／

Claims (3)

【特許請求の範囲】
1. （１）高電位出力駆動段の第１のバイポーラトランジス
   タと、 この第１のバイポーラトランジスタのベース端子にダー
   リントン接続された高電位出力駆動前段の第２のバイポ
   ーラトランジスタと、 前記第１のバイポーラトランジスタのエミッタ端子に直
   列に接続された低電位出力駆動段の第３のバイポーラト
   ランジスタと、 前記第１および第２のバイポーラトランジスタの接続点
   に設けられた出力端子と、 前記第１のバイポーラトランジスタのベース端子・エミ
   ッタ端子間に接続され通常はオン状態で前記出力端子を
   高インピーダンス出力状態とする高インピーダンス制御
   信号に応答してオフ状態となるＭＯＳトランジスタとを
   備えたトライステート出力バツファ回路。
2. （２）高電位出力駆動段の第１のバイポーラトランジス
   タと、 この第１のバイポーラトランジスタのベース端子にダー
   リントン接続された高電位出力駆動前段の第２のバイポ
   ーラトランジスタと、 前記第１のバイポーラトランジスタのエミッタ端子に直
   列に接続された低電位出力駆動段の第３のバイポーラト
   ランジスタと、 前記第１および第２のバイポーラトランジスタの接続点
   に設けられた出力端子と、 前記第１のバイポーラトランジスタのベース端子・エミ
   ッタ端子間に接続された抵抗と、 前記出力端子を高インピーダンス出力状態とする高イン
   ピーダンス制御信号に応答して前記第２のバイポーラト
   ランジスタのベース端子を接地する第１のパスに介挿さ
   れて前記出力端子が高電位のときにオフ状態となる第１
   のＭＯＳトランジスタと、 低レベル電位の入力データ信号に応答して前記第２のバ
   イポーラトランジスタのベース端子を接地する第２のパ
   スに介挿されて前記出力端子を高インピーダンス出力状
   態とする高インピーダンス制御信号に応答してオフ状態
   となる第２のＭＯＳトランジスタとを備えたトライステ
   ート出力バッファ回路。
3. （３）高電位出力駆動段の第１のバイポーラトランジス
   タと、 この第１のバイポーラトランジスタのベース端子にダー
   リントン接続された高電位出力駆動前段の第２のバイポ
   ーラトランジスタと、 前記第１のバイポーラトランジスタのエミッタ端子に直
   列に接続された低電位出力駆動段の第３のバイポーラト
   ランジスタと、 前記第１および第２のバイポーラトランジスタの接続点
   に設けられた出力端子と、 前記第１のバイポーラトランジスタのベース端子・エミ
   ッタ端子間に接続された抵抗と、 前記第２のバイポーラトランジスタのベース端子と前記
   出力端子との間に接続され前記出力端子を高インピーダ
   ンス出力状態とする高インピーダンス制御信号の反転信
   号に応答してオン状態となるＭＯＳトランジスタとを備
   えたトライステート出力バッファ回路。