JPH02121526A - アナログ・デジタル変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル・オーディオ・・テープレコーダ等
に用いられるアナログ・デジタル変換装置に関するもの
である。

従来の技術 近年、デジタル音響機器において、アナログ・デジタル
変換手段が不可欠な物となっている。以下、図面を参照
しながら従来のアナログ・デジタル変換装置の一例につ
いて説明する。

第６図はΔΣ変調器を用いた従来のアナログ・デジタル
変換装置の一構成例である。第６図に於て１はアナログ
入力信号を１ビツトのデジタル信号データに変換するΔ
Σ変調器、２はΔΣ変調器１の出力データを入力とする
非巡回形デジタルフィ）Ｖ夕、８は非巡回形デジタルレ
フィルり２の出力データを入力とするデジタ／Ｉ／２重
積分回路、９は非巡回形デジタルフィルタ２と２重積分
回路８より構成されるデジタルフィルタである。デジタ
ルフィルり９の伝達関数は でありサンプリング周波数をａ、　１４４ｔｋとした時
の周波数特性図は第６図となる。

第６図のアナログ・デジタル変換装置は、デジタルフィ
ルタ９のローパス特性によりΔΣ変調器に於て発生する
高周波ノイズを減衰させ、所望のアナログ・デジタル変
換データを得るものである。

発明が解決しようとする課題 第７図にΔΣ変調器の一構成例を示す。第７図に於て１
０はアナログ積分回路、１１はアナログ積分回路１ｏの
出力信号電圧と基準電圧の大小を比較し１ビツトのテ゛
ジタル・データを出力する比較器、１２は比較器１１の
出力データを１サンプル時間遅延させる単位遅延器、１
３は単位遅延器１２の出力データをアナログ電圧値に変
換する１ビツトＤ／Ａコンバータ、１４は１ビツトＤ／
Ａコンバータ１３の出力とアナログ入力信号全加算する
アナログ加算器である。第７図に示すΔΣ変調器に於て
、比較器１１と１ピン）Ｄ／Ａコンバータ１３の特性ば
らつきにより、１ビツト・デジタル出力信号にデジタル
直流オフセットが生ずる。

直流オフセットが含まれる１ビツト・テ゛シタ／Ｌ／倍
号デ゛−夕を第６図に示すテ゛ジタルフイルり９の入力
に与えた時、出力として得られるアナログ・デジタル変
換出力データには、やはり直流オフセットが含まれる。

直流オフセットが含まれるデジタル・データ全デジタル
信号処理により音質調整を行った時、周波数特性を変化
させた瞬間に出力信号に大きな不連続を生じ、クリック
音と呼ばれるＬ’＋＠音が発生する。また直流オフセッ
トが含まれるデジタル・データをデジタル信号処理によ
りレベル表示した時、無信号入力時においてもレベル・
メーターに表示が現われるという不都合が生じる。

アナログ・デジタル変換出力データに含まれる直流オフ
セットを除去するために、従来は第８図に示すアナログ
・デジタル変換装置が主に用いられる。第８図について
図面を参照しながら説明する。第８図に於てΔΣ変調器
１及び非巡回形デジタルフィルり２は第６図の従来構成
例と同一である。第８図のアナログ・デジタル変換装置
の２重積分回路の２段目積分回路において、アナログ・
デジタル変換出力データが正の時は正方向にカウントし
負の時は負方向にカウントしカウント値の絶対値が最大
カウント値Ｃｍａｗに達した時オーバーフローパルレス
とカウント値の符号ヲ出力シテカウント値をクリアーす
るアップダウンカウンタ６ト、前記アップカウンタ６の
オーバーフローパルスが発生しかつ前記カウント値の符
号が正の時は定数−〇ｉ高出力前記オーバーフローパル
スが発生しかつ前記カウント値の符号が負の時は定数＋
Ｃを出力しオーバーフローパルスが発生しない時は零に
出力するデコーダ１４を有し、前記デコダ１４の出力デ
ータ全２段目行１分回路入力に加えることにより、アナ
ログ・デジタル変換出力ブタに含まれる直流オフセット
の符号全検出し、直流オフセット全滅する方向に出力デ
ータを補正している。なお、イネーブル・パルスとして
は第２図に示すタイミングのパルス全周いる。

しかし、第８図に示すアナログ・デジタル変換装置にお
いてはアナログ・デジタル変換精度の劣化を防ぐためデ
コーダ１４の出力振幅Ｃｉ十分小さくする必要があり、
さらに低周波入力信号による誤動作を防ぐためアップダ
ウンカウンタ６のｂｉｔ＠ｉ大きくし最大カウント値Ｃ
ｍａｘを大きな値にする必要がある。このことは直流オ
フセット除去の動作時間が長くなることを意味し、特に
入力に直流オフセットより大きい振幅の信号が与えられ
た時、非常に長い直流オフセット除去時間を要する。

また、第８図に示すアナログ・デジタル変換装置はオフ
セット除去動作部にがなり大きな回路を必要とする。

本発明は上記問題点に鑑み、従来の構成を若干変更する
ことにより、アナログ・デジタル変換出力に含まれる直
流オフセソｌ−に短時間で除去することのできるアナロ
グ・デジタル変換装置、及び簡単な回路で直流オフセラ
トラ除去可能なアナログ・デジタル変換装置を提供する
ものである。

課題を解決するための手段 前記課題を解決するために本発明のアナログ・デジタル
変換装置は、 １　アナログ入力信号を１ピントのデジタル信号に変換
するΔΣ変調器と、前記ΔΣ変調器の出力データ全入力
とし伝達関数が で表される非巡回形デジタルフィルりと、前記非巡回形
デジタルフィルりの出力データを入力とし伝達関数が Ｈ２（Ｚ）−１／（１−Ｚ−１）！ｎ−１で表される（
ｍ−１）重デジタル積分回路の３つの要素により構成さ
れる基本アナログ・デジタル変換手段と、前記基本アナ
ログ・デジタル変換手段の出力データを第１の入力とす
る第１の加算回路と、前記第１の加算回路の出力データ
を入力としデータを１サンプル時間遅延させる第１の単
位遅延菓子と、サンプ）ｖｎｉ個につき１個前記第１の
単位遅延素子の出力データに一２ｋ（ｋ〈Ｏ，ｋ：整数
）の重みを付けて出力し他のサンプルはすべて零を出力
する第１の重み付け回路と、前記第１の重み付け回路の
出力データと前記第１の単位遅延素子の出力データとを
加算する第２の加算回路とを具備し、前記第２の加算回
路の出力を前記第１の加算回路の第２の入力とし、前記
第１の単位遅延素子の出力テ°−夕をアナログ・デジタ
ル変換出力データとするよう構成されている。

また、前記基本アナログ・デジタル変換手段の出力デー
タを第１の入力とする第３の加算回路と、前記第３の加
算回路の出力データを入力としデータを１サンプル時間
遅延させる第２の単位遅延素子と、サンプ／Ｉ／ｎ１　
　個につき１度前記第２の単位遅延素子の出力データの
任意のビットにアナログ・デジタル変換出力が正ならば
０を、負ならば１を挿入する第１のデコード回路とを具
備し、前記第１のデコード回路出力を前記第３の加算回
路の第２の入力とし、前記第２の単位遅延索子出力をア
ナログ・デジタル変換出力データとするよう構成されて
いる。

さらに、前記基本アナログ・デジタル変換手段の出力デ
ータを第１の入力とする第４の７ＸＩｘ回路と、前記第
４の加算回路の出力テ°−夕を入力としデータを１サン
プル時間遅延させる第３の単位遅延素子と、サンプ／Ｌ
ｚｎｉ　　個につき１個前記第３の単位遅延素子の出力
データに一２ｋ（ｋ＜ｏ、ｋ　；整数）の重みを付けて
出力し他のサンプルはすべて零を出力する第２の重み付
け回路と、前記第３の単位遅延菓子の出力データが正の
時は正方向にカウントし負の時は負方向にカウントしカ
ウント値の絶対値が最大カウント値Ｃｍａ工に達した時
オーバーフローパルスとカウント値の符号を出力してカ
ウント藏ヲクリアーするアップカウンタと前記アップダ
ウンカウンタのオーバーフローパルスヌが発生しかつ前
記アップダウンカウンタのカウント値の符号が正の時は
定数−〇（ｉ７出力し前記オーバーフローパルスが発生
しかつ前記カウント値の符号が負の時は定数＋Ｃを出力
しオーバーフローパルスが発生しない時は零を出力する
第２のデコード回路と、電源投入後の一定時間は前記第
２の重み付け回路の出力データを選択し以後は前記第２
のデコード回路の出力データを選択し出力するセレクタ
と、前記セレクタの出力データと前記第３の単位遅延素
子の出力データを加算する第６の加算回路とを具備し、
前記第６の加算回路の出力データを前記第４の加算回路
の第２の入力とし、前記第３の単位遅延菓子の出力デー
タをアナログ・デジタル変換出力テ゛−９とするよう構
成されている。

作　　用 本晃明は前記構成によって、以下のごとく作用し前記課
題を解決する。

１　アナログ・デジタル変換出力データを重み付けして
最終段積分器入力から減算することにより、直流に対す
る負帰還路全形成し、アナログ・デジタル変換出力に含
まれる直流オフセットを除去する。線形な特性金有する
ので入力信号に依存しない一定の時間でオフセット除去
が行える。

さらに、　ｎｉ　　個に１回重み付けを行うことで重み
付け係数の絶対値を大きく取れるため、語長制限の影響
をうけにくく、短い語長すなわち小さい回路規模で実現
可能でめる。″また、ｎｉ　個に１回重み付けを行うこ
とによる、高周波成分の直流への折り返しは、非巡回型
デジタルフィルりの伝達関数における （１−Ｚ−ｎｉ） の項で表されるくし形フィルりにより押圧されるため問
題とはならない。

２　重みが２ｉ　でＭＳＨに対して十分小さい重みの任
意のビットが０である確率は１／２．１である確率も１
／２であるので、このビットにｏ’２挿入することは時
間平均的には２′ｌｔ、減算することに等しく、１を挿
入することは時間平均的に２ｉ−１を加算することに等
しい。アナログ・デジタル変換出力データが次式で表さ
れるとする時、ｙ−α十β・Ｃ０５（ωｔ）　（α：直
流オフセット、β二交流振幅） アナログ・デジタル変換高力の符号が正である確率は、 Ｏニーａ＞　　β ｃｏｓ−１（−α／β）／π：１αｌ≦１β１　　　　
　　　　　　　：α〉１β１でありαに対し単調に増加
する。

よって第２の単位遅延素子の出力データの任意のビット
に、アナログ・デジタル変換出力が正ならばｏ１負なら
ば１を挿入するならば、時間平均的に直流負帰速路が形
成され直流オフセント除去が行え、加算回路やカウンタ
を必要とせず簡単な回路で禍成可能であるという特徴金
仔する。

３　第４図に示すアナログ・デジタル変換装置は非常に
長いオフセノ）Ｍ去時間金要するという課題があるもの
の、アナログ・デジタル変換精度にほとんど影響？及ぼ
さず（′こ直流オフセット除去が行えるという長所を持
つ。一方、特許請求の範囲第１項記載のアナログ・デジ
タル変換装置では、入力信号に依存せず短い時間でオフ
セット除去が可能であるという長所を持つが、重み付け
回路における下位ビットの切捨てにより完全に直流オフ
セットを除去できないという課題がある。処理の語長音
大きくし、切捨てを行わないようにすれば完全に直流オ
フセラトラ除去できるが、第１の加算回路及び第２の加
算回路の回路規模と動作速度の点に課題が残る。

そこで、第４図の従来のアナログ・デジタル変換装置と
特許請求の範囲第１項記載のアナログ・デジタル変換装
置とを組み合わせることによって、短時間で直流オフセ
ット除去が行えかつ高いアナログ・デジタル変換精度を
持つアナログ・デジタル変換装置が実現できる。

すなわち、動作開始より一定時間は前記作用第１項に示
す通りに動作し、初期状態での大きな直流オフセット除
去する。動作開始より一定時間経過後は、アナログ・デ
ジタル変換出力データの正／負によりカウンタをカウン
トアツプ／カウントダウンしカウント値の絶対値が最大
カウント迫ＣｍａＸ全越えた時のカウント値の符号を検
出することＫよりアナログ・デジタル変換出力に含まれ
る直流オフセットの符号を検出し直流オフセットに打ち
消す方向に定数−Ｃ／＋Ｃｉ加えて、前記作用第１項に
示す動作では除去しきれなかった直流オフセットや温度
変化等によりゆっくりと変化する直流オフセットの除去
を行う。

実施例 以下本光明の実施例について図面を参照しながら説明す
る。

第１図は本光明の第１の実施例におけるアナログ・デジ
タル変換出力の構成図を示すものである。

第１図ＶＣおいて、１はアナログ入力信号全１ビツトの
デンタル信号に変換するΔΣ父調器、２は＠記ΔΣ変調
器１の出力データを入力とし伝達関数が Ｈｌ　（Ｚ）　−（１−２−１２８）２で表され０非巡
回形デシタルフィルり、３は前記非巡回形デジタルフィ
ルり２の出力データを入力とし伝達関数が ）（２（Ｚ）＝１７　（１−Ｚ−’　）で表される１重
デジタル積分回路、４は前記ΔΣ変調オｇ１と前記非巡
回形デジタルフィルタ２と前記１重デジタル積分回路３
の３つの要素により構成される基本アナログ・デジタル
変換手段、６は前記基本アナログ・デジタル変換手段４
の出力データ金弟１の入力とする第１の加算回路、６は
前記第１の加算回路６の出力テ゛−タ全入力としデータ
を１サンプル時間遅延させる第１の単位遅延素子、７は
サンプ／ｌ／１２８個につき１個前記第１の単位遅延素
子６の出力データに−２−８の重みを付けて出力し他の
サンプ／Ｖはすべて零を出力する第１の重み付け回路、
８は前記第１の重み付け回路の出力データと前記第１の
単位遅延素子の出力データとを加算する第２の加算回路
である。

第１図に示すアナログ・デジタル変換装置は、イネーブ
ル・パルスが”　Ｌｏｗ　　レベルのトキ、第６図に示
すアナログ・デジタル変換装置と同−同路となり、デジ
タルフィルタの周波数特性は第６図となる。

イネーブル・パルスとして第２図に示すタイミングのパ
ルスを与えた時、アナログ・デジタル変換出力はサンプ
／Ｌ／１２８個につき１回直流オフセットヲ減する方向
に修正される。オフセット除去に要する時間は重み付け
係数により決まり、サンプリング周期ＩＴとすると、・
ｔ＝＝１２８Ｔで（１−２−８）に減衰する。直流オフ
セットが−６０ｄＢ　に減衰するまでの時間は １／１０ｏＯ＝（１−２−８）ｔ／１２８Ｔより ｔ　＝　１２８Ｔ＊１０ｇ　（１／１０００）／１０ｇ
（１−２−８）サンプリング周波数が６．１４４ｖｈと
すると約４０ｍ１ｌとなる。

ここで、第１図の非巡回形デジタルフィルり２の出力に
１２８Ｔ／ｎ（ｎは整数、１≦ｎ≦１２８）の周期を持
つ交流信号成分が含まれていたとすると、サンプＡ／１
２８個につき１回発生するイネーブル・パルスにより前
記交流信号成分が直流へ折す返す、第１図のアナログ・
デジタル変換装置は前記交流信号成分を直流オフセット
とみなしてしまうが、非巡回形デジタルフィルり２はそ
の伝達関数における（１ｚ−１２８）の項により１２８
Ｔ／ｎの周期を持つ交流信号を伝送しないので交流信号
を直流オフセットとみなすことはない。

第３図は本発明の第２の実施例におけるアナログ・デジ
タル変換装置の構成図を示すものである。

第３図において、４は基本アナログ・デジタル変換手段
、９は前記基本アナログ・デジタル変換手段４の出力デ
ータを第１の入力とする第３の加算回路、１ｏは前記第
３の加算回路９の出力データを入力としデータを１サン
プル時間遅延させる第２の単位遅延素子、１１はサンプ
／Ｌ’１２８個につき１度前記第２の単位遅延素子１ｏ
の出力データのＬＳＢにアナログ・デジタル変換出力が
正ならば０を、負ならば１を挿入しｆＪＪ３の加算回路
９の＄２の入力に与える第１のデコード回路である。

第３図に示すアナログ・デジタル変換装置ハ、イネーブ
ル・パルスが＠Ｌｏｗ　　レベルのとき、ｉ６図に示す
アナログ・デジタル変換装置と同一回路トなり、デジタ
ルフィルりの周波数特性は第６図となる。

イネーブル・パルスとして第２図に示すタイミングのパ
ルスを与えると、サンプ／Ｌ／１２８個につき１回第３
の加算回路９の第２の入力データのＬＳＢにアナログ・
デジタル変換出力データのＭＳＢが挿入される。アナロ
グ・デジタル変換出力が正の時ＭＳＢ＝＝＠Ｏ”であり
、第３の加算回路９の第２の入力データのＬＳＢが＠１
″である確率は１／２であるので時間平均的に見ると第
３の加算回路９の第２の入力データよりＬＳＢ／２を減
算することと寺しい。

同様に、アナログ・デジタル変換出力が負の時は、時間
平均的に第３の加算回路９の第２の入力ガータにＬ　Ｓ
　Ｂ／２　′ｆ：加算することになる。アナログ・デジ
タル変換出力データに含まれる直流オフセットとアナロ
グ・デジタル変換出力データの符号の間には、前記作用
第２項記載した通り相関が有り、アナログ・デジタル変
換出力データに正の直流オフセットが含まれる時はアナ
ログ・・デジタル変換出力データの符号は正である確率
の方が高い。よって、第３図のアナログ・デジタル変換
装置は長時間で平均的にアナログ・デジタル変換出力デ
ータに含まれる直流オフセットを除去する。

さらに、本発明の第１の実施例と同様に、サンプｚＬｚ
１２８個につき１回直流オフセット除去動作を行うこと
による、１２８　Ｔ　／　ｎの周期を持つ交流信号成分
の直流への折り返しは生じない。

第４図は本発明の第３の実施例におけるアナログ・デジ
タル変換装置の構成図を示すものである。

第４図において、４は基本アナログ・デジタル変換手段
、１２は基本アナログ・デジタル変換手段４の出力デー
タを第１の入力とする第４の加算回路、１３は前記第４
の加算回路１２の出力ブタを入力としデータを１サンプ
ル時間遅延させる第３の単位遅延素子、１４はサンプ／
Ｌ’１２８個前記第３の単位遅延素子１３の出力データ
に−２−８の重みを付けて出し他のサンプルはすべて零
を出力する第２の重み付け回路、１６は前記第３の単位
遅延素子１４の出力データが正の時は正方向にカウント
し負の時は負方向にカウントしカウント値の絶対値が一
定値に達した時オーバーフローパルスヌとカウント値の
符号全出力してカウント１（αをクリアーするアップダ
ウンカウンタ、１６は前記アップダウンカウンタのオー
バーフローパルスが発生しかつ前記アップダウンカウン
タのカウント値の符号が正の時は定数−１を出力し前記
オーバフローパルスが発生じかつ＠記カウント値の符号
が負の時は定数＋１を出力しオーバーフローパルスが発
生しない時は零を出力する第２のデコード回路、１了は
電源投入後の一定時間ｔ１　　の間は前記第２の重み付
け回路１４の出力データを選択し以後は前記第２のデコ
ード回路１６の出力テ゛夕を選択し出力するセレクタ、
１８は前記セレクタ１７の出力データと前記第３の単位
遅延素子１３の出力データを加算する第６の７１１算回
路、１９は電源投入後の一定時間ｔ１　ｋ示すパルヌ金
前記セレクタ１７に与えるタイマ回路である。

タイマ回路１９の出力パルスにより、電源投入後の一定
時間ｔ１　　の間セレクタ１７は重み付け回路１４の出
力データを選択するため、この間の第４図のアナログ・
デジタル変換装置の動作は本発明部１の実施例と同様で
ある。また、一定時間ｔ１　　以後は第２の従来例の動
作と同様であるため説明を省略する。

発明の効果 １　本発明は、アナログ入力信号を１ビツトのテ゛ジタ
ル信号に変換するΔΣ変変調色、前記ΔΣΣ調器の出力
データを入力とし伝達関数が で表される非巡回形デジタルフィルりと、前記非巡回形
デジタルレフィルりの出力データ全入力とし伝達関数が Ｈ２（Ｚ）＝１／（１−Ｚ−’　）ｍ−１で表される（
ｍ−１）重デ′シタル積分回路の３つの要素により構成
される基本アナログ・デジタル変換手段と、前記基本ア
ナログ・デジタル変換手段の出力データを第１の入力と
する第１の加算回路と、前記第１の加算回路の出力デー
タを入力としデータを１サンプル時間遅延させる第１の
単位遅延素子と、サンプ）ｖｎｉ　　個につき１個前記
第１の単位遅延素子の出力データに一２ｋ（ｋ＜Ｏ，ｋ
　：定数）の重みを付けて出力し他のサンプ／Ｖはすべ
て７全出力する汚１の重み付け回路と、前記第１の重み
付け回路の出力データと？ＴＩ記第１の単位遅延素子の
出力データとを加算する第２の加算回路とを具備し、前
記第２の加算回路の出力を前記第１の加算回路の第２の
入力とし、前記第１の単位遅延素子の出力データをアナ
ログ・デジタル変換出力データとすることにより、アナ
ログ・デジタル変換出力データに含まれる直流オフセッ
トを入力信号に依存せず短時間で除去することができ、
その実用的効果は大なるものがある。

また、前記基本アナログ・デジタル変換手段の出力デー
タを第１の入力とする第３の加算回路と、＠起部３の加
算回路の出力データ全入力としテ゛りを１サンプル時間
遅延させる第２の単位遅延素子と、サンプルｎ１個につ
き１度＠記第２の単位遅延素子の出力データの任意のビ
ットにアナログ・デジタ）ｖ変換出力が正ならばｏ′ｆ
ｆ：、負ならば１を挿入する第１のデコード回路と全具
備し、前記第１のデコード回路出力全前記第３の加算回
路の第２の入力とし、前記第２の単位遅延素子出力全ア
ナログ・デジタル変換出力データとすることにより、ア
ナログ・テ°ジタル変換出力データに含まれる直流オフ
セットを比較的間単な回路で除去でき、その実用的効果
は犬なるものかわる。

さらに、前記基本アナログ・デジタル変換手段の出力テ
′−夕を第１の入力とする第４の加算Ｎ路と、前記第４
の加算回路の出力データ全入力としデータを１サンプル
時間遅延させる第３の単位遅延素子と、サンプ７ｖｎｉ
個につき１個前記第３の単位遅延素子の出力データに一
２ｋ（ｋ＜Ｏ，に：整数）の重みを付けて出力し他のサ
ンプルはすべて零を出力する第２の重み付け回路と、前
記第３の単位遅延素子の出力データが正の時は正方向に
カウントし負、の時は負方向にカウントしカウント値の
絶対値に達した時オーバーフローパルヌヵウント値の符
号を出力してカウント値をクリアーするアップダウンカ
ウンタと、前記アップダウンカウンタのオーバーフロー
パルスが発生しかつ前記アップダウンカウンタのカウン
ト値の符号が正の時は定数−Ｃを出力し前記オーバーフ
ローパルスが発生しかつ前記カウント値の符号が負の時
は定数＋ｃ＝２出力しオーバーフローパルスが発生しな
い時は零を出力する第２のデコード回路と、電源投入後
の一定時間は前記第２の重み付け回路の出力データを選
択し以後は前記第２のデコード回路の出力データを選択
し出力するセレクタと、前記セレクタの出力データと前
記第３の単位遅延素子の出力データを加算する第６の加
算回路とを具備し、前記第６の加算回路の出力データを
前記第４の加算回路の第２の入力とし、前記第３の単位
遅延素子の出力データをアナログ・テ゛シタ〜変換出力
データとすることにより、短時間で直流オフセット除去
が行えかつ高いアナログ・デジタル変換精度を持つアナ
ログ・デジタル変換装置が実現でき、その実用的効果は
大なるものがある。

【図面の簡単な説明】

第１図は本発明のアナログ・デジタル変換装置の′ｆ！
Ｊ１の実施ｖｊの回路図、第２図は本発明のアナログ・
デジタル変換装置の実施例におけるタイミング、第３図
は本発明のアナログ・デジタル変換装置の第２の実施例
の回路図、第４図は本発明のアナログ・デジタル変換装
置の第３の実施例の回路図、第６図は従来例のアナログ
・デジタル変換装置の回路図、第６図は第６図のアナロ
グ・デジタル変換装置のデジタルフィルりの周波数特性
図、第７図はΔΣ変調器の一構成例のブロック図、第８
図は第２の従来ｖ１のアナログ・デジタル変換装置の回
路図でるる。 １・・・・・・ΔΣ変調器、２・・・・・・非巡回形デ
ジタルフィルり、３・・・・・・１重積分回路、４・・
・・・・基本アナログ・デジタル置換手段、６・・・・
・・第１の加算回路、６・・・・・・第１の単位遅延系
子、７・・・・・・第１の重み付け回路、８・・・・・
・第２の加算回路、９・・・・・・第３の加算回路、１
０・・・・・・第２の単位遅延素子、１１・・・・・・
第１のデコード回路、１２・・・・・・第４の加算回路
、１３・・・・・・第３の単位遅延素子、１４・・・・
・・第２の重ミ付ｆｆ回１１５・・・・・・アップダウ
ン・カウンタ、１６・・・・・・第２のデコード回路、
１７・・・・・・セレクタ、１８・・・・・・第６の加
算回路、１９・・・・・・タイマ代理人の氏名　弁理士
　粟　野　重　孝　ほか１６薬１図 第２図 第 図 第 図 Ｇｃｉ。［ｄ６〕

Claims (9)

【特許請求の範囲】
1. （１）アナログ入力信号を１ビットのデジタル信号に変
   換するΔΣ変調器と、前記ΔΣ変調器の出力データを入
   力とし伝達関数が ▲数式、化学式、表等があります▼ で表わされる非巡回形デジタルフィルタと、前記非巡回
   形デジタルフィルタの出力データを入力とし伝達関数が
   Ｈ＿２（Ｚ）＝１／（１−Ｚ＾−＾１）＾ｍ＾−＾１で
   表される（ｍ−１）重デジタル積分回路の３つの要素に
   より構成される基本アナログ・デジタル変換手段と、前
   記基本アナログ・デジタル変換手段の出力データを第１
   の入力とする第１の加算回路と、前記第１の加算回路の
   出力データを入力としデータを１サンプル時間遅延させ
   る第１の単位遅延素子と、サンプルｎｉ個につき１個前
   記第１の単位遅延素子の出力データに−２＾ｋ（ｋ＜０
   、ｋ：整数）の重みを付けて出力し他のサンプルはすべ
   て零を出力する第１の重み付け回路と、前記第１の重み
   付け回路の出力データと前記第１の単位遅延素子の出力
   データとを加算する第２の加算回路とを具備し、前記第
   ２の加算回路の出力を前記第１の加算回路の第２の入力
   として前記第１の単位遅延素子の出力データをアナログ
   ・デジタル変換出力データとするようにしたアナログ・
   デジタル変換装置。
2. （２）第１の加算回路出力データをアナログ・デジタル
   変換出力データとする請求項１記載のアナログ・デジタ
   ル変換装置。
3. （３）第１の加算回路の第２の入力データをアナログ・
   デジタル変換出力データとする請求項１記載のアナログ
   ・デジタル変換装置。
4. （４）請求項１記載の基本アナログ・デジタル変換手段
   の出力データを第１の入力とする第３の加算回路と、前
   記第３の加算回路の出力データを入力としデータを１サ
   ンプル時間遅延させる第２の単位遅延素子と、サンプル
   ｎｉ個につき１度前記第２の単位遅延素子の出力データ
   の任意のビットにアナログ・デジタル変換出力が正なら
   ば０を、負ならば１を挿入する第１のデコード回路とを
   具備し、前記第１のデコード回路出力を前記第３の加算
   回路の第２の入力とし、前記第２の単位遅延素子出力を
   アナログ・デジタル変換出力データとするアナログ・デ
   ジタル変換装置。
5. （５）第３の加算回路の出力データをアナログ・デジタ
   ル変換出力データとする請求項４記載のアナログ・デジ
   タル変換装置。
6. （６）第３の加算回路の第２の入力データをアナログ・
   デジタル変換出力データとする請求項４記載のアナログ
   ・デジタル変換装置。
7. （７）請求項１記載の基本アナログ・デジタル変換手段
   の出力データを第１の入力とする第４の加算回路と、前
   記第４の加算回路の出力データを入力としデータを１サ
   ンプル時間遅延させる第３の単位遅延素子と、サンプル
   ｎｉ個につき１個前記第３の単位遅延素子の出力データ
   に−２＾ｋ（ｋ＜０、ｋ：整数）の重みを付けて出力し
   他のサンプルはすべて零を出力する第２の重み付け回路
   と、前記第３の単位遅延素子の出力データが正の時は正
   方向にカウントし負の時は負方向にカウントしカウント
   値の絶対値が一定値に達した時オーバーフローパルスと
   カウント値の符号を出力してカウント値をクリアーする
   アップダウンカウンタと、前記アップダウンカウンタの
   オーバーフローパルスが発生しかつ前記アップダウンカ
   ウンタのカウント値の符号が正の時は定数−Ｃを出力し
   前記オーバーフローパルスが発生しかつ前記カウント値
   の符号が負の時は定数＋Ｃを出力しオーバーフローパル
   スが発生しない時は零を出力する第２のデコード回路と
   、電源投入後の一定時間は前記第２の重み付け回路の出
   力データを選択し以後は前記第２のデコード回路の出力
   データを選択し出力するセレクタと、前記セレクタの出
   力データと前記第３の単位遅延素子の出力データを加算
   する第６の加算回路とを具備し、前記第６の加算回路の
   出力データを前記第４の加算回路の第２の入力とし、前
   記第３の単位遅延素子の出力データをアナログ・デジタ
   ル変換出力データとするアナログ・デジタル変換装置。
8. （８）第１の加算回路出力データをアナログ・デジタル
   変換出力データとする請求項７記載のアナログ・デジタ
   ル変換装置。
9. （９）第１の加算回路の第２の入力データをアナログ・
   デジタル変換出力データとする請求項７記載のアナログ
   ・デジタル変換装置。