JPS6329346B2 - - Google Patents
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- JPS6329346B2 JPS6329346B2 JP782980A JP782980A JPS6329346B2 JP S6329346 B2 JPS6329346 B2 JP S6329346B2 JP 782980 A JP782980 A JP 782980A JP 782980 A JP782980 A JP 782980A JP S6329346 B2 JPS6329346 B2 JP S6329346B2
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- 230000001186 cumulative effect Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000013139 quantization Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 13
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
- H03M1/0881—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by forcing a gradual change from one output level to the next, e.g. soft-start
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はPCM（パルスコードモジユレーシヨ
ン）記録再生装置に係り、特に、再生用DA変換
器の再量子化雑音の低減化を図つたPCM再生装
置に関するものである。
ン）記録再生装置に係り、特に、再生用DA変換
器の再量子化雑音の低減化を図つたPCM再生装
置に関するものである。
PCM記録再生装置においては、入力されるア
ナログ音響信号を標本化、保持回路及びAD変換
器でデイジタル信号に変換して記録（録音）装置
に記録し、この記録装置から再生されたデイジタ
ル信号はDA変換器と低域フイルタにより入力ア
ナログ信号に復元される。ここでデイジタル信号
への変換処理により復元されたアナログ信号には
量子化雑音と呼ばれる固有の雑音が発生する。こ
れは連続したアナログ量をデイジタル的な不連続
量で表現するために発生する雑音である。第１図
ａにおいて、Asは原信号を、Dsは量子化された
信号をそれぞれ示しており、このように量子化に
よつて得られる信号Dsには、原信号Asに対して
必ず誤差を含んでおり、第１図ｂに示す誤差分
Eaが雑音として再生されるのが量子化雑音であ
る。量子化の過程で計測し得る最小単位は1LSB
（Least Significant Bit）の大きさであるから、
上記の誤差分もこの±（1/2）LSBの大きさで発
生することになり、従つてこの誤差分を小さくす
るためにはLSBを小さくする、即ち量子化ビツ
ト数Ｎを大きくすればよいことになる。信号対量
子化雑音比（Ｓ／NQ）は直線量子化の場合、
Ｓ／NQ≒6N＋２デジベルで与えられる。このよ
うに、信号対量子化雑音比は量子化ビツト数Ｎが
大きくなるほど向上し、一般にハイフアイ伝送が
要求されるPCM録音では少なくともＮ＝12ビツ
ト以上の量子化ビツト数が必要とされている。
ナログ音響信号を標本化、保持回路及びAD変換
器でデイジタル信号に変換して記録（録音）装置
に記録し、この記録装置から再生されたデイジタ
ル信号はDA変換器と低域フイルタにより入力ア
ナログ信号に復元される。ここでデイジタル信号
への変換処理により復元されたアナログ信号には
量子化雑音と呼ばれる固有の雑音が発生する。こ
れは連続したアナログ量をデイジタル的な不連続
量で表現するために発生する雑音である。第１図
ａにおいて、Asは原信号を、Dsは量子化された
信号をそれぞれ示しており、このように量子化に
よつて得られる信号Dsには、原信号Asに対して
必ず誤差を含んでおり、第１図ｂに示す誤差分
Eaが雑音として再生されるのが量子化雑音であ
る。量子化の過程で計測し得る最小単位は1LSB
（Least Significant Bit）の大きさであるから、
上記の誤差分もこの±（1/2）LSBの大きさで発
生することになり、従つてこの誤差分を小さくす
るためにはLSBを小さくする、即ち量子化ビツ
ト数Ｎを大きくすればよいことになる。信号対量
子化雑音比（Ｓ／NQ）は直線量子化の場合、
Ｓ／NQ≒6N＋２デジベルで与えられる。このよ
うに、信号対量子化雑音比は量子化ビツト数Ｎが
大きくなるほど向上し、一般にハイフアイ伝送が
要求されるPCM録音では少なくともＮ＝12ビツ
ト以上の量子化ビツト数が必要とされている。
しかし、この量子化ビツト数Ｎの増加は、記録
すべき信号の周波数帯域の増加をもたらすことに
なる。一方、記録系で処理し得る周波数帯域には
限界があり、量子化ビツト数の増加にも上限があ
る。これに対処して、伝送すべきビツト数を低減
し、できるだけ狭い周波数帯域で済ませるため、
非直線符号化あるいは予測符号化等の手段が研究
されている。しかしながら、前者の非直線符号化
は記録系と再生系との非直線性のマツチングが再
生品質に大きな影響を与え、特にハイフアイ用と
しては不向きな方法であり、また後者の予測符号
化の方法は、少ないビツト率で効率よく記録、再
生し得る利点はあるが、高品質のものとするには
通常のPCM以上の周波数帯域が必要になるとい
う不都合があつた。さらにDA変換器自身が持つ
量子化誤差により、再生系において、再量子化誤
差が増加するという不都合がある。
すべき信号の周波数帯域の増加をもたらすことに
なる。一方、記録系で処理し得る周波数帯域には
限界があり、量子化ビツト数の増加にも上限があ
る。これに対処して、伝送すべきビツト数を低減
し、できるだけ狭い周波数帯域で済ませるため、
非直線符号化あるいは予測符号化等の手段が研究
されている。しかしながら、前者の非直線符号化
は記録系と再生系との非直線性のマツチングが再
生品質に大きな影響を与え、特にハイフアイ用と
しては不向きな方法であり、また後者の予測符号
化の方法は、少ないビツト率で効率よく記録、再
生し得る利点はあるが、高品質のものとするには
通常のPCM以上の周波数帯域が必要になるとい
う不都合があつた。さらにDA変換器自身が持つ
量子化誤差により、再生系において、再量子化誤
差が増加するという不都合がある。
本発明の目的は、上記した従来技術での不都合
を除去し、再生する。標本化周波数及び量子化ビ
ツト数を増大させることなく、再生側のDA変換
器の直前における処理で標本化周波数を上げ、再
量子化誤差による雑音を低減させることのできる
PCM再生装置を提供するにある。
を除去し、再生する。標本化周波数及び量子化ビ
ツト数を増大させることなく、再生側のDA変換
器の直前における処理で標本化周波数を上げ、再
量子化誤差による雑音を低減させることのできる
PCM再生装置を提供するにある。
本発明の特徴は、記録装置から再生したデイジ
タル信号をDA変換するDA変換器に、標本化周
期に同期して経時的に取出されるデイジタルデー
タを一時記憶する記憶装置と、この記憶内容のを
取込んでその大きさが前値から出発して各ステツ
プ間では整数ｎステツプの変化で後値に達する内
挿用補間データをAD変換して記録した量子化ビ
ツト数を超えるビツト数で演算し標本化周期以内
に演算して出力する内挿データ演算手段と、上記
前値の標本化時点と後値の標本化時点との間を上
記内挿ステツプ数ｎで等分する時点ごとにタイミ
ング信号を発生する信号発生手段と、上記内挿デ
ータ演算手段からの出力信号を上記タイミング信
号に同期して出力させる出力手段とを備える構成
とするにある。即ち、相隣る標本値間をデイジタ
ル的に量子化ビツト数を上げて内挿処理を行なう
ことにより、内挿データの再量子化誤差を低減
し、DA変換器の再量子化誤差を低減することに
よりオーデイオ性能の劣化を最小限にするもので
ある。
タル信号をDA変換するDA変換器に、標本化周
期に同期して経時的に取出されるデイジタルデー
タを一時記憶する記憶装置と、この記憶内容のを
取込んでその大きさが前値から出発して各ステツ
プ間では整数ｎステツプの変化で後値に達する内
挿用補間データをAD変換して記録した量子化ビ
ツト数を超えるビツト数で演算し標本化周期以内
に演算して出力する内挿データ演算手段と、上記
前値の標本化時点と後値の標本化時点との間を上
記内挿ステツプ数ｎで等分する時点ごとにタイミ
ング信号を発生する信号発生手段と、上記内挿デ
ータ演算手段からの出力信号を上記タイミング信
号に同期して出力させる出力手段とを備える構成
とするにある。即ち、相隣る標本値間をデイジタ
ル的に量子化ビツト数を上げて内挿処理を行なう
ことにより、内挿データの再量子化誤差を低減
し、DA変換器の再量子化誤差を低減することに
よりオーデイオ性能の劣化を最小限にするもので
ある。
以下本発明を図面により説明する。第１図は原
信号Asを標本値Dsに変換した図である。
信号Asを標本値Dsに変換した図である。
第２図は本発明の第１の実施例における内挿デ
ータの説明図で、実線部分が再生された標本値で
あり、破線はこの両標本値間を直線で内挿して得
られるデータ値である。標本化周期を△Ｔ、相隣
る２データの前値をV0、後値をV1、レベル差を
△Ｖとし、標本化周期△Ｔの間をｎ等分したステ
ツプで補間をするとすれば、前値V0からｉ番目
のステツプの電圧Viは Vi＝V0±△Ｖ／ｎ・ｉ …(1) で与えられる。(1)式の演算を、標本化周期△Ｔの
時間幅以内に、記憶装置及びマイクロコンピユタ
等を用いて実行すれば、標本値のステツプ状内挿
処理が行なえることになる。
ータの説明図で、実線部分が再生された標本値で
あり、破線はこの両標本値間を直線で内挿して得
られるデータ値である。標本化周期を△Ｔ、相隣
る２データの前値をV0、後値をV1、レベル差を
△Ｖとし、標本化周期△Ｔの間をｎ等分したステ
ツプで補間をするとすれば、前値V0からｉ番目
のステツプの電圧Viは Vi＝V0±△Ｖ／ｎ・ｉ …(1) で与えられる。(1)式の演算を、標本化周期△Ｔの
時間幅以内に、記憶装置及びマイクロコンピユタ
等を用いて実行すれば、標本値のステツプ状内挿
処理が行なえることになる。
第３図は上記内挿処理を行なわせる一実施例ブ
ロツク構成図である。第３図において、記録装置
（図示省略）から標本化周期△Ｔに同期して経時
的に取出される２個のデイジタルデータ（前値を
V0、後値をV1とする）は書込み読出し可能の記
憶装置１に蓄えられる。これら２個のデイジタル
データV0、V1は引算器２で差の絶対値が求めら
れ、次の割算器３でｎ分の１の値が求められる。
これは第２図における後値V0の次に来る最初の
ステツプの大きさに対応するもので、この値△
Ｖ／ｎは次の累積加算器４において、デイジタル
データレートのｎ倍の周波数のクロツク信号を発
生しているクロツク発生回路５からのクロツク信
号で累積加算される。この加算結果は階段波状に
なり、次の算術論理演算回路６において、上記の
記憶装置１から信号ライン９を経て印加される前
値V0に加算または減算される。この加算器また
は減算のいずれを行なうかの決定は、前値V0と
後値V1との大小関係で決まり、これは引算器２
で判定された後、信号ライン１０を経て算術論理
演算回路６に供給される。。以上のようにして、
データ出力端子７には第２図で示したような階段
波が得られ、２個の標本値間のレベル差△Ｖは、
さらに細かいステツプの積重ねで連結されること
になる。ここで第３図における引算器２から割算
器３、累積加算器４、算術論理演算回路６に至る
演算処理は計算機処理で実行でき、例えばDA変
換器にマイクロコンピユータを内蔵させることに
より実現できる。この場合、ステツプ数ｎは、デ
イジタルデータレートとマイクロコンピユータの
処理速度により決定される。
ロツク構成図である。第３図において、記録装置
（図示省略）から標本化周期△Ｔに同期して経時
的に取出される２個のデイジタルデータ（前値を
V0、後値をV1とする）は書込み読出し可能の記
憶装置１に蓄えられる。これら２個のデイジタル
データV0、V1は引算器２で差の絶対値が求めら
れ、次の割算器３でｎ分の１の値が求められる。
これは第２図における後値V0の次に来る最初の
ステツプの大きさに対応するもので、この値△
Ｖ／ｎは次の累積加算器４において、デイジタル
データレートのｎ倍の周波数のクロツク信号を発
生しているクロツク発生回路５からのクロツク信
号で累積加算される。この加算結果は階段波状に
なり、次の算術論理演算回路６において、上記の
記憶装置１から信号ライン９を経て印加される前
値V0に加算または減算される。この加算器また
は減算のいずれを行なうかの決定は、前値V0と
後値V1との大小関係で決まり、これは引算器２
で判定された後、信号ライン１０を経て算術論理
演算回路６に供給される。。以上のようにして、
データ出力端子７には第２図で示したような階段
波が得られ、２個の標本値間のレベル差△Ｖは、
さらに細かいステツプの積重ねで連結されること
になる。ここで第３図における引算器２から割算
器３、累積加算器４、算術論理演算回路６に至る
演算処理は計算機処理で実行でき、例えばDA変
換器にマイクロコンピユータを内蔵させることに
より実現できる。この場合、ステツプ数ｎは、デ
イジタルデータレートとマイクロコンピユータの
処理速度により決定される。
以上の実施例においては、DA変換器のビツト
数は、AD変換時の量子化ビツト数Ｎに、内挿す
るステツプ数に応じたビツト数（例えば2mステツ
プとすればｍビツト）を加えた数、即ち（Ｎ＋
ｍ）ビツトのものが必要である。また同時にタイ
ミングに関しても、AD変換時の標本化周波数
に、内挿ステツプの数に対応した時間分割数分だ
け高い周波数が必要となる。これは第３図はおけ
るクロツク発生回路５の出力をタイミング出力端
子８から取出し、これをDA変換器に供給すれば
よい。
数は、AD変換時の量子化ビツト数Ｎに、内挿す
るステツプ数に応じたビツト数（例えば2mステツ
プとすればｍビツト）を加えた数、即ち（Ｎ＋
ｍ）ビツトのものが必要である。また同時にタイ
ミングに関しても、AD変換時の標本化周波数
に、内挿ステツプの数に対応した時間分割数分だ
け高い周波数が必要となる。これは第３図はおけ
るクロツク発生回路５の出力をタイミング出力端
子８から取出し、これをDA変換器に供給すれば
よい。
第４図は本発明の第２の実施例を示すブロツク
構成図である。第４図において、経時的に相隣る
２個のデータV0及びV1は記憶装置１に蓄えられ、
引算器２で差△Ｖが求められ、この差分△Ｖは割
算器３で△Ｖ／ｎとなり、第１のDA変換器１１
でアナログ電圧に変換される。このアナログ電圧
△Ｖ／ｎは第２のDA変換器１２の一方の入力端
子に加えられる。この第２のDA変換器１２の他
方のデイジタル入力端子には、標本化周波数より
も内挿ステツプ数だけ周波数の高いクロツク信号
を計数しているカウンタ１３の出力が接続されて
いる。即ち、カウンタ１３の出力はパルス数を計
数したo 〓i=1 ｉである。DA変換器は掛算機能を持つ
ているから、第２のDA変換器１２のアナログ出
力VAは VA＝△Ｖ／ｎ・o 〓i=1 ｉ …(2) となる。一方、記憶装置１から読出された前値
V0はラツチ回路１４に蓄えられた後、第３のDA
変換器１５によりアナログ電圧に変換された後、
アナログ加算器１６で第２のDA変換器１２のア
ナログ出力電圧に加えられて出力され、第２図の
ステツプ状波形が得られる。なお、第４図におい
て、第１のDA変換器１１及び第２のDA変換器
１２は第３のDA変換器１５よりも少ないビツト
数のもので差支えなく、この場合には浮動小数点
回路１７を第４図に示す位置に挿入することによ
り、必要以上に細かいステツプの演算処理を行な
うことなく、能率のよいDA変換装置を構成する
ことができる。
構成図である。第４図において、経時的に相隣る
２個のデータV0及びV1は記憶装置１に蓄えられ、
引算器２で差△Ｖが求められ、この差分△Ｖは割
算器３で△Ｖ／ｎとなり、第１のDA変換器１１
でアナログ電圧に変換される。このアナログ電圧
△Ｖ／ｎは第２のDA変換器１２の一方の入力端
子に加えられる。この第２のDA変換器１２の他
方のデイジタル入力端子には、標本化周波数より
も内挿ステツプ数だけ周波数の高いクロツク信号
を計数しているカウンタ１３の出力が接続されて
いる。即ち、カウンタ１３の出力はパルス数を計
数したo 〓i=1 ｉである。DA変換器は掛算機能を持つ
ているから、第２のDA変換器１２のアナログ出
力VAは VA＝△Ｖ／ｎ・o 〓i=1 ｉ …(2) となる。一方、記憶装置１から読出された前値
V0はラツチ回路１４に蓄えられた後、第３のDA
変換器１５によりアナログ電圧に変換された後、
アナログ加算器１６で第２のDA変換器１２のア
ナログ出力電圧に加えられて出力され、第２図の
ステツプ状波形が得られる。なお、第４図におい
て、第１のDA変換器１１及び第２のDA変換器
１２は第３のDA変換器１５よりも少ないビツト
数のもので差支えなく、この場合には浮動小数点
回路１７を第４図に示す位置に挿入することによ
り、必要以上に細かいステツプの演算処理を行な
うことなく、能率のよいDA変換装置を構成する
ことができる。
本発明の第３の実施例を第５図〜第７図により
説明する。第５図は内挿データの説明図で、実線
部分が再生された標本値で、鎖線は両標本値間を
直線で近似内挿したデータ値であり、破線はこの
近似内挿データを用いてさらにデイジタル的に近
似せしめたものである。即ち、相隣る標本値V0、
V1間をさらに2m個のステツプできざむ（第５図
では４ステツプであるからｍ＝２）ことにより、
再量子化ビツト数を向上させる。
説明する。第５図は内挿データの説明図で、実線
部分が再生された標本値で、鎖線は両標本値間を
直線で近似内挿したデータ値であり、破線はこの
近似内挿データを用いてさらにデイジタル的に近
似せしめたものである。即ち、相隣る標本値V0、
V1間をさらに2m個のステツプできざむ（第５図
では４ステツプであるからｍ＝２）ことにより、
再量子化ビツト数を向上させる。
第６図は以上の処理を行なわせる、実施例ブロ
ツク構成図である。第６図において、再生された
デイジタル信号の１データ分Ａは、まずシフトレ
ジスタ２１に書込まれる。次にこの１データに続
くデータがシフトレジスタ２１に書込まれるが、
この際、すでに書込まれていた内容は同時にシフ
トレジスタ２２に転送される。シフトレジスタ２
１及び２２へのデータの書込み完了後、各データ
はデイジタル加算器２３に加えられた後、その加
算結果がシフトレジスタ２４に供給され、さらに
１ビツト分だけシフトダウンし、加算結果の1/2
を求める演算が行なわれる。ここまでの演算でシ
フトレジスタ１及び２に入力されたデータの算術
平均が求められたことになる。この算術平均値は
ラツチ回路２５に書込まれ、この内容はデイジタ
ル加算器２６及び２７に入り、シフトレジスタ２
１及び２２の内容とそれぞれ加算される。これら
の加算結果はさらにシフトレジスタ２８及び２９
に書込まれた後、再び１ビツト分だけシフトダウ
ンされ、上記平均値と再生デイジタル信号との算
術平均が再び求められる。以上のようにして求め
られた３個の平均値はシフトレジスタ２１及び２
２の再生デイジタル信号と共に、５個のゲート回
路３０〜３４のそれぞれの一方の入力に印加さ
れ、各ゲート回路３０〜３４の他方の入力に印加
されている、図示しないクロツク発生回路からの
クロツク信号によつて順次切換えられ、オア回路
３５を経てDA変換器へ出力される。
ツク構成図である。第６図において、再生された
デイジタル信号の１データ分Ａは、まずシフトレ
ジスタ２１に書込まれる。次にこの１データに続
くデータがシフトレジスタ２１に書込まれるが、
この際、すでに書込まれていた内容は同時にシフ
トレジスタ２２に転送される。シフトレジスタ２
１及び２２へのデータの書込み完了後、各データ
はデイジタル加算器２３に加えられた後、その加
算結果がシフトレジスタ２４に供給され、さらに
１ビツト分だけシフトダウンし、加算結果の1/2
を求める演算が行なわれる。ここまでの演算でシ
フトレジスタ１及び２に入力されたデータの算術
平均が求められたことになる。この算術平均値は
ラツチ回路２５に書込まれ、この内容はデイジタ
ル加算器２６及び２７に入り、シフトレジスタ２
１及び２２の内容とそれぞれ加算される。これら
の加算結果はさらにシフトレジスタ２８及び２９
に書込まれた後、再び１ビツト分だけシフトダウ
ンされ、上記平均値と再生デイジタル信号との算
術平均が再び求められる。以上のようにして求め
られた３個の平均値はシフトレジスタ２１及び２
２の再生デイジタル信号と共に、５個のゲート回
路３０〜３４のそれぞれの一方の入力に印加さ
れ、各ゲート回路３０〜３４の他方の入力に印加
されている、図示しないクロツク発生回路からの
クロツク信号によつて順次切換えられ、オア回路
３５を経てDA変換器へ出力される。
第６図における加算及び割算処理を行なうため
の時間余裕をとるためには、入力用シフトレジス
タ２１及び２２を並列処理にすればよく、第７図
にその一実施例を示す。即ち、第７図において、
シフトレジスタ３６は直列入力並列出力形であ
り、シフトレジスタ２１及び２２は並列入力並列
出力形のシフトレジスタである。第７図におい
て、入力デイジタル信号は、まずシフトレジスタ
３６に直列に入力された後、シフトレジスタ２１
へ並列処理で転送される。これと同時に、シフト
レジスタ３６へは次のデータが直列に入力され、
入力完了後にシフトレジスタ２１へ並列転送され
るが、この際、それ以前に入力されたシフトレジ
スタ２１の内容はシフトレジスタ２２へ並列転送
しておく。これにより第６図で述べた各種演算処
理は第７図のシフトレジスタ３６へ入力デイジタ
ル信号を直列入力している期間に行なうことが可
能となる。第６図及び第７図の実施例は第５図に
示した４ステツプ分割の場合であるが、この処理
をさらに繰返すことにより(3)式で述べた2m個のス
テツプ数にまで拡張し得ることは言うまでもな
い。
の時間余裕をとるためには、入力用シフトレジス
タ２１及び２２を並列処理にすればよく、第７図
にその一実施例を示す。即ち、第７図において、
シフトレジスタ３６は直列入力並列出力形であ
り、シフトレジスタ２１及び２２は並列入力並列
出力形のシフトレジスタである。第７図におい
て、入力デイジタル信号は、まずシフトレジスタ
３６に直列に入力された後、シフトレジスタ２１
へ並列処理で転送される。これと同時に、シフト
レジスタ３６へは次のデータが直列に入力され、
入力完了後にシフトレジスタ２１へ並列転送され
るが、この際、それ以前に入力されたシフトレジ
スタ２１の内容はシフトレジスタ２２へ並列転送
しておく。これにより第６図で述べた各種演算処
理は第７図のシフトレジスタ３６へ入力デイジタ
ル信号を直列入力している期間に行なうことが可
能となる。第６図及び第７図の実施例は第５図に
示した４ステツプ分割の場合であるが、この処理
をさらに繰返すことにより(3)式で述べた2m個のス
テツプ数にまで拡張し得ることは言うまでもな
い。
以上説明したように、本発明によれば、PCM
記録再生装置の記録系で制限されていた量子化ビ
ツト数、即ち信号対量子化雑音比を再生側のDA
変換部でさらにDA変換器の再量子化誤差で劣化
させることなく改善可能となる。
記録再生装置の記録系で制限されていた量子化ビ
ツト数、即ち信号対量子化雑音比を再生側のDA
変換部でさらにDA変換器の再量子化誤差で劣化
させることなく改善可能となる。
第１図はアナログ信号を標本化する説明図、第
２図は本発明におけるデータ内挿の説明図、第３
図は本発明の一実施例ブロツク構成図、第４図は
本発明の他の実施例のブロツク構成図、第５図は
本発明における他のデータ内挿の説明図、第６図
及び第７図は第５図のデータ内挿を採用する実施
例ブロツク構成図である。 １…記憶装置、２…引算器、３…割算器、４…
累積加算器、５…クロツク発生回路、６…算術論
理演算回路、１１，１２，１５…DA変換器、１
３…カウンタ、１４，２５…ラツチ回路、１６…
アナログ加算器、２１，２２，２４，２８，２
９，３６…シフトレジスタ、２３，２６，２７…
加算器、３５…オア回路、３０〜３４…ゲート回
路。
２図は本発明におけるデータ内挿の説明図、第３
図は本発明の一実施例ブロツク構成図、第４図は
本発明の他の実施例のブロツク構成図、第５図は
本発明における他のデータ内挿の説明図、第６図
及び第７図は第５図のデータ内挿を採用する実施
例ブロツク構成図である。 １…記憶装置、２…引算器、３…割算器、４…
累積加算器、５…クロツク発生回路、６…算術論
理演算回路、１１，１２，１５…DA変換器、１
３…カウンタ、１４，２５…ラツチ回路、１６…
アナログ加算器、２１，２２，２４，２８，２
９，３６…シフトレジスタ、２３，２６，２７…
加算器、３５…オア回路、３０〜３４…ゲート回
路。
Claims (1)
- 【特許請求の範囲】 １ 入力アナログ信号を標本化、保持回路及び
AD変換器でデイジタル信号に変換して記録装置
に記録し、この記録装置から再生したデイジタル
信号をDA変換器と低域フイルタによりアナログ
信号に復元するPCM再生装置において、上記DA
変換器に、標本化周期に同期して経時的に取出さ
れるデイジタルデータを一時記憶する記憶装置
と、この記憶内容を取込んでその大きさが前値か
ら出発して各ステツプ間では整数ｎステツプの変
化で後値に達する内挿補間データを上記AD変換
器で量子化したビツト数を超えるビツト数のデー
タとなし、上記標本化周期内に演算して出力する
内挿データ演算手段と、上記前値の標本化時点と
後値の標本化時点との間を上記内挿ステツプ数ｎ
で等分する時点、ごとにタイミング信号を発生す
る信号発生手段と、上記内挿データ演算手段から
の上記AD変換器で量子化したビツト数を超える
ビツト数の出力信号を上記タイミング信号に周期
して出力される出力手段とを備えたことを特徴と
するPCM再生装置。 ２ 特許請求の範囲第１項記載の装置において、
前記内挿データ演算手段は、前記記憶内容の前値
と後値とを取込んでその差を求める減算器と、こ
の減算結果を整数ｎで割る割算回路と、この割算
結果を順次加算する累積加算器と、この累積加算
結果を前値と後値との大小関係に応じて前値に加
算または減算する算術論理演算回路とを備えた内
挿データ演算手段であることを特徴とするPCM
再生装置。 ３ 特許請求の範囲第１項記載の装置において、
前記内挿データ演算手段は、前記記憶内容の前値
と後値とを取込んでその平均値を求める加算回路
と1/2割算回路から成る平均値演算回路と、この
平均値と前値及び上記平均値と後値のそれぞれの
平均値を求める平均値演算回路と、以下任意回数
の平均値演算を行なう平均値演算回路群とを備え
た内挿データ演算手段であることを特徴とする
PCM再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP782980A JPS56105311A (en) | 1980-01-28 | 1980-01-28 | Pcm recording and reproducing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP782980A JPS56105311A (en) | 1980-01-28 | 1980-01-28 | Pcm recording and reproducing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56105311A JPS56105311A (en) | 1981-08-21 |
| JPS6329346B2 true JPS6329346B2 (ja) | 1988-06-13 |
Family
ID=11676479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP782980A Granted JPS56105311A (en) | 1980-01-28 | 1980-01-28 | Pcm recording and reproducing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56105311A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0732493B2 (ja) * | 1985-02-13 | 1995-04-10 | ソニー株式会社 | 速度誤差の補正装置 |
| JPH01177617U (ja) * | 1988-06-03 | 1989-12-19 | ||
| JPH0360526A (ja) * | 1989-07-28 | 1991-03-15 | Yokogawa Electric Corp | Ｄ／ａ変換回路 |
| EP3499728A1 (en) * | 2017-12-14 | 2019-06-19 | Stichting IMEC Nederland | Digital power amplification circuit |
| JP7421327B2 (ja) * | 2019-12-24 | 2024-01-24 | 日本電波工業株式会社 | データ出力回路 |
-
1980
- 1980-01-28 JP JP782980A patent/JPS56105311A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56105311A (en) | 1981-08-21 |
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