JPH02122337A

JPH02122337A - アクセラレータ

Info

Publication number: JPH02122337A
Application number: JP63275864A
Authority: JP
Inventors: Seiji Kazama; 風間　誠二
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1988-10-31
Filing date: 1988-10-31
Publication date: 1990-05-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕イベント・ドリブン方式の論理シミュレーションをハー
ドウェアで実行するアクセラレータに関し。

遅延時間を可変とすることによって実際の回路動作に近
い論理シミュレーションを可能とすることを目的とし。

論理回路についてイヘント・ドリブン方式による論理シ
ミュレーションを行うアクセラレータにおいて、入力パ
タンを格納する入力部と、前記論理回路についての情報
を格納するシミュレーション部と、出力パタンを格納す
る出力部と、前記論理回路のエレメントの夫々について
、当該論理回路から求められた遅延時間を格納するメモ
リ部とを備え、前記シミュレーション部が、前記論理回
路に前記入力パタンを入力した場合について、前記メモ
リ部を参照して得た遅延時間を用いたエレメントレベル
での論理シミュレーションを行い。

その結果を前記出力パタンとして前記出力部に格納する
ように構成する。

〔産業上の利用分野〕

本発明はアクセラレータに関し、更に詳しくはイベント
・ドリブン方式の論理シミュレーションをハードウェア
で実行するアクセラレータに関する。

論理設計時には、設計した回路の論理的動作を検証する
論理シミュレーションが行われる。

〔従来の技術〕

論理シミュレーションは、従来、ソフトウェアによる論
理シミュレーションによって行われていた。しかし、シ
ミュレーションの規模が大きくなるにつれソフトウェア
による処理では実行時間が長くなり過ぎるという問題が
あった。

そこで、ハードウェアによる専用処理装置、即ち、アク
セラレータが開発され、主として大規模なシミュレーシ
ョンにおいて用いられている。そして、アクセラレータ
の多くは、簡単な構成で高速な処理を行うため、そのア
ルゴリズムとしてイベント・ドリブン方式を採用してい
る。この方式によれば、イベントが発生したゲートの情
報を次段のゲートに伝えることのくり返しによって、論
理シミュレーションが行われる。

〔発明が解決しようとする課題〕

前述のアクセラレータにおいては、従来、ゼロデイレイ
シミュレーション及び／又はユニットデイレイシミュレ
ーションが行われている。前者はシミュレーション対象
の回路中の各ゲートにおける遅延時間を予めゼロに設定
する方式であり、後者は、各ゲートに予め噴−の（ユニ
ット）遅延時間を与える方式である。

ところが、現実の回路においては、遅延時間がゼロであ
ったり、単一であることはありえない。

即ち、ゲートの遅延時間は３例えば、信号の変化が立上
りであるか立下りであるかによって異なり。

また、信号線の配線長によっても異なる。

従って、前述のアクセラレータによると、特にタイミン
グ関係等の回路動作の詳細はシミュレートすることがで
きないという問題があった。また。

異なる遅延時間を取扱うには依然としてソフトウェア・
シミュレータによらなければならず、処理時間が長いと
いう問題があった。

本発明は、遅延時間を可変とすることによって実際の回
路動作に近い論理シミュレーションを可能としたアクセ
ラレータを復仇することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図であり９本発明によるアク
セラレータ及びＥＷＳを示している。

第１図において、１はエンジニアリングヮークステーシ
ッン（ＥＷＳ）、２はアクセラレータ。

３は中央処理装置、４は制御プロセッサ、５はバス制御
部、６は入力部、７はシミュレーション部８は出力部、
９はメモリ部である。

アクセラレーク又はシミュレーションプロセッサ（ＳＰ
）２はＥＷＳ　１に付加されたハードウェアであって、
論理シミュレーションの対象としてのある論理回路につ
いてイベント・ドリブン方式による論理シミュレーショ
ンを行う。

このために、入力部又は入力プロセッサ（ＩＰ）６は、
論理シミュレーションのために前記論理回路に入力され
る入力パタン（波形図）を格納する。

シミュレーション部又はゲートプロセッサ（ＧＰ）７は
、エレメントレベルでのイベント・ドリブン方式による
シミュレーションを行い、前記論理回路についての情報
を格納する。この情報は。

例えば、当該論理回路の回路接続（結線）情報とエレメ
ントの機能情報等を含む。

出力部又は出力プロセッサ（ＯＰ）８は、論理シミュレ
ーションの結果としての前記論理回路の前記入力パタン
に対する出力パタン（波形図）を格納する。

メモリ部９は、シミュレーション部７に設けられ、前記
論理回路のエレメントの夫々について５その遅延時間を
テーブル形式で格納する。この遅延時間は、当該論理回
路の構成（信号線の配線長。

エレメントの種類）等に基づいて、各エレメントの入力
端子及び出力端子の各々について、信号波形が立上り及
び立下りである場合について、予め求められ、格納され
ている。

なお、ＥＷＳＩの中央処理装置３は、アクセラレータ２
のホストプロセッサであり、前記論理回路についてその
データをファイル（図示せず）に持つ。そして、当該デ
ータに基づいて、中央処理装置３は、前記論理回路につ
いての情報を作成し遅延時間を求め、アクセラレータ２
に送出する。

また、中央処理装置３は、大カパタンをアクセラレータ
２に送出し、アクセラレータ２から送出された出力パタ
ンを取込む。

中央処理装置３とアクセラレータ２との間のデータの送
受信は、制御プロセッサ（ＣＰ）４及びバス制御部５を
介して、主として制御プロセッサ４により行われる。

〔作用〕

シミュレーション部７は、自己が持つ前記論理回路につ
いての情報を用いて、当該論理回路についての論理シミ
ュレーションをイベント・ドリブン方式でエレメント、
例えばゲート又は素子レベルで行う。即ち、タイムホイ
ールに従って５ある時間ステップで入力及び／又は出力
に変化の生じたくイベントが発生した）ゲート又は素子
について評価を行う。

この論理シミュレーションにおいて入力パタンは入力部
６からシミュレーション部７へ供給され５その結果とし
ての出力パタンはシミュレーション部７から出力部８に
出力され格納される。即ち。

論理シミュレーションは、前記論理回路に前記人力パタ
ンを入力した場合について行われ、これに応じた出力パ
タンを得る。

シミュレーション部７は、この論理シミュレーションを
メモリ部９に格納された遅延時間を参照して行う、ある
時間ステップであるゲート又は素子にイベントが発生す
ると、シミュレーション部７は、メモリ部９を検索して
、そのイベントについての遅延時間を求める。即ち、ど
のゲート又は素子のどの端子（入力又は出力端子）につ
いてどのような変化（立上り又は立下り）があったかに
基づいて、テーブルから遅延時間を求める。このために
、メモリ部９のテーブルには、起りうる全てのイベント
についての遅延時間が格納される。

シミュレーション部７は、求めた遅延時間の分だけ当該
イベントの発生を遅らせる。

以上により、出力パタンは当該論理回路に前記入力パタ
ンを入力した時の実際の回路動作に掻めて近いものとな
り、タイミング関係等の回路動作の詳細なシミュレート
が可能となる。

他の論理回路について論理シミュレーションを行う時、
これに先立って、メモリ部９のテーブルが更新される。

即ち、当該他の論理回路について起りうる全てのイベン
トについての遅延時間が新たに求められる。そして、こ
の新たなテーブルの内容を参照した論理シミュレーショ
ンが行われる。

従って、異なるシミュレーション対象毎に異なる遅延時
間を設定して、ハードウェアによるアクセラレータ２が
高速の論理シミュレーションを行うことができる。

〔実施例〕

ｔａｌ　　ｆｊｌ成第２図は実施例構成図であり、アクセラレータを示して
いる。

第２図において、６は入力パタン送出部であり入力部６
に相当するもの、６１は入力パタン部。

６２は入力パタンメモリである。７１は変化ネット追求
部、７２は評価ゲート追求部、７３はゲート出力評価部
、７４は出力イベントスケジュール部でありシミュレー
ション部７を構成するもの７１１はネット値制御部、７
１２はネット値メモリ。

７２１は接続ゲート追求部、７２２は回路接続情報メモ
リ、７２３は入力デイレ−追求部、７３１はゲート評価
部、７３２はゲート機能メモリである。９１は入力立上
り／立下りデイレ−メモリ、９２は出力立上り／立下り
デイレ−メモリであり、メモリ部９に相当するものであ
る。８は出力パタン格納部であり出力部に相当するもの
、８１は出力パタン部、８２は出力パタンメモリである
。

入力パタン部６１は、ＥＷＳＩから制御プロセッサを介
して送信された大カパタンを人力パタンメモリ６２に格
納すると共に、ステップ時間毎の入力パタン（の変化）
を入力パタンメモリ６２から読出して変化ネット追求部
７１へ送出する。入力パタンメモリ６２は、大カパタン
を、入力信号レベル（の変化）とステップ時間との関係
として格納する。

変化ネット追求部７１は変化ネットを求める。

即ち、ネット値制御部７１１は、入力パタン部６１から
のあるステップ時間での入力パタン及び、イベントメモ
リ　（図示せず）に基づいて、当該時刻に変化するネッ
トを抽出してこれを変化ネットとすると共に、この変化
に応じてネット値メモリ７１２を書換える。ネット値メ
モリ７１２は、所定のステップ時間での各ネットの状態
を格納する。

評価ゲート追求部７２は、ネット値制御部７１１からの
変化ネットに基づいて、評価すべきゲート（又は素子）
の集合と、その各々についての入力デイレ−を求める。

即ち、接続ゲート追求部７２１は２回路接続情報メモリ
７２２に格納された回路接続情報を参照して、変化のあ
ったネットに接続されているゲートの集合即ち評価すべ
きゲートを求める。入力デイレ−追求部７２３は、変化
ネットに従って、入力立上り／立下りデイレ−メモリ９
１に格納された遅延時間を参照して、評価すべき各ゲー
トについての入力遅延時間を求め、これを入力デイレ−
スタック（図示せず）に格納する。

ゲート出力評価部７３は、ネット値メモリ７１２の内容
、評価ゲート追求部７２からの評価すべきゲート及び入
力デイレ−スタックからの入力遅延時間に基づいて、評
価すべきゲートの出力がいつ変化するかを求める。即ち
、ゲート評価部７３１は。

ゲート機能メモリ７３２に格納されたゲート機能情報を
参照して、評価すべきゲートの出力の変化の有無及び変
化が立上り／立下りのいずれであるかを求め、更にこれ
に基づいて出力立上り／立下りデイレ−メモリ９２に格
納された遅延時間を参照して、当該出力の出力遅延時間
を求める。一方。

ゲート評価部７３１は、ネット値メモリ７１２の変化ネ
ットに基づいて、当該出力がいつ変化するかを求める。

出力イベントスケジュール部７４は、ゲート出力評価部
７３で求めた結果（変化予定のネット及び変化予定時間
）を入力パタンにフィードバックすると共に、出力パタ
ンとして出力パタン格納部８へ送出する。

出力パタン部８１は、ステップ時間毎の出力パタン（の
変化）を出力パタンメモリ８２に格納すると共に、出力
パタンを出力パタンメモリ８２から取出してＥＷＳ　１
に制御プロセッサ４を介して送出する。

山）　シミュレーションの一例（シミュレーシヨンの対象等）第３図（Ａ）はシミュレーションの対象である論理回路
を示し、同図において、Ｇｌは２人力ＯＲゲートＧ２は
３人力ＡＮＤゲートである。ゲートＣＩ及びＧ２の各端
子は１図示の如＜、ａないしｅの記号で代表される。

第３図（Ｂ）は、第３図（Ａ）図示の論理回路に入力さ
れる入力パタンを示す。端子ａないしＣに印加される信
号を信号ａないしＣで表わす。信号ａないしＣは９図示
の如く、ステップ時間Δｔを基本単位として用いて表わ
される。

（ＥＷＳＩとアクセラレータ２の処理）ｆｌｌ　　まず
、ＥＷＳＩにおいて、前処理が行われる。

即ち、ＥＷＳＩは１回路図の形で入力された論理回路か
ら１回路接続情報及びゲート機能情報を作成し、各々９
回路接続情報メモリ７２２及びゲート機能メモリ７３２
に格納する。また、　ＥＷＳｌは各端子ａないしｅにつ
いての立上り及び立下りの遅延時間を求め、端子ａ、ｂ
、ｃ及びｄ（ゲートＧ２の入力）については入力立上り
／立下リディレーメモリ９１に、端子ｄ（ゲートＧｌの
出力）及びｅについては出力立上り／立下リディレーメ
モリ９２に格納する。

（２）次に、アクセラレータ２がシミュレーションを行
う、即ち、ＥＳＷＩからの入力パタンが入力パタンメモ
リ６２に格納される。そして、ステップ時間Δを毎に送
出される入力パタンによってシミュレーションが行われ
、その結果としてのステップ時間Δを毎の出カパタン即
ち信号ｄ及びｅが出力パタンメモリ８２に格納される。

（３）次に、ＥＷＳｌにおいて、後処理が行われる。

即ち、ＥＷＳＩは、出力パタンメモリ８２の内容を取込
み、これを入力パタンと共にタイムチャートとして画面
表示する。

（アクセラレータ２の処理の詳細）前記処理（２）について、更に第５図を用いて説明する
。なお、第５図は、シミュレーションが終了した時点で
のアクセラレータ２の状態を示す。

■　アクセラレータ２の初期状態は、前述の如（。

ＥＷＳＩ（ホストプロセッサ３）によって与えられる。

例えば「ゲートＧｌは信号す及びＣを入力とし信号ｄを
出力とする」という回路接続情報と、「ゲートＧｌの機
能はＯＲである」というゲート機能情報とが与えられる
。また１例えば、「ゲー）Ｇｌの端子すは立上りの時に
２Δｔ、立下りの時にｌΔｔの遅延時間を持つ」という
遅延時間が与えられる。これにより、初期状態として、
第４図図示の如きシミュレーションモデルが構成されて
いると言える。なお。

第４図において１例えば、「２Δｔ／ｌΔｔ」は立上り
の時及び立下りの時の遅延時間が２Δを及びｌΔｔであ
ることを示す。

■　入力パタンか入力パタンメモリ６２に格納される。

この時１時刻ｔ１で信号ａが“０”から“１′へ変化す
る１時刻ｔ２で信号すが“０”から“１”へ変化する。

・・・の如くして格納される。

これにより、第５図の入力パタン送出部の欄のうち１時
刻ｔ、ないしｔ６に対応する部分が求められる。

■　入力パタン送出部６からの入力パタン（の変化）に
よって、変化ネット追求部７１は、変化ネット即ちレベ
ルが変化した端子の集合を求め。

ネット値メモリ７１２を変更する。端子がａないしｅま
で存在するから、追求すべきネットは（ａ、ｂ、ｃ、ｄ
、ｅ）である。

第５図の変化ネット追求部の欄に示すように。

時刻ｔ１におけるネット値メモリ７１２は初期状Ｂ　（
０，Ｏ，Ｏ，ｘ、ｘ）から（１，０，Ｏ。

ｘ、　　ｘ）に変更され１時刻ｔ２におけるネット値メ
モリ７１２は時刻ｔ、の状態（１，０，Ｏ。

ｘ、ｘ）から（１，ｌ、０．ｘ、ｘ）に変更される。こ
こでｒｘＪは不定を表わす、変化ネットは９時刻１．に
おいてはａ（０−１）時刻ｔ２においてはｂ　（０→１
）である。

■　変化ネット追求部７１からの変化ネットによって、
評価ゲート追求部７２は、変化のあったネットに接続さ
れているゲート及びそのゲートに対応する入力遅延時間
を求める。

第５図の評価ゲート追求部の欄に示すように。

時刻ｔ、においては、端子（ネット）ａに接続されたゲ
ートＧ２について、立上り（０→１）の入力があるので
入力遅延時間が２Δｔであることが求められる。また２
時刻ｔ２においては。

端子すに接続されたゲー）ＣＩ及びＧ２について、立上
り（０−１）の入力があるので各々の入力遅延時間が共
に２Δｔであることが求められる。

■　評価ゲート追求部で求めた結果及びネット値メモリ
７１２の内容によって、ゲート出力評価部７３は、ゲー
トの出力変化の有無及び変化予定時刻を求める。

第５図のゲート出力評価部の欄に示すように。

時刻ｔ１においては、ゲートＧ２がＡＮＤゲートであり
かつネット値が（ａ、ｂ、ｃ、ｄｅ）　＝　（１，０，
０，ｘ、　　ｘ）なので、ゲートＧ２の出力（ネット）
ｅは変化しないことが求められる。なお、出力遅延時間
は、この時刻では出力が０″であり、先に立下がった状
態にあるので２Δｔとされる。また５時刻ｔ２において
は、ゲートＧ２については略同様の理由で出力変化はな
いが、ゲートＧｌでは出力変化が生じる。即ち、ゲート
ＧｌがＯＲゲートでありかつネット値が（１，１，０，
ｘ、　　ｘ）なのでゲー１−Ｇｌの出力ｄは不定から１
１”に変化（ｚ　−＋　ｌ即ら立上り）シ、入力遅延時
間が２Δｔでかつ出力遅延時間が３Δｔであるので、変
化予定時刻はｔ８から５Δｔ　　（ｔ、＋５Δｔ）後で
あることが求まる。

■　以上の結果を出力イベントスケジュール部７４が出
力パタンメモリ８２及び入力パタンメモリ６２へ出力す
る。

第５図の出力イベントスケジュール部の欄に示すように
２時刻ｔ、においては、ゲートＧ２に入力変化はあるに
も拘らず出力変化はないことが出力パタンメモリ８２に
セントされる。時刻ｔ２にお、いては、ゲートＧ２につ
いては同様に出力変化はないこと、及び、ゲートＧｌに
ついては５Δを後に出力ｄがｚ　−ｈ　ｌに変化するこ
とが出力パタンメモリ８２にセントされる。

一方、ゲートＧｌの出力ｄはゲー）Ｇ２の入力ｄとなっ
ているので、第５図の入カバクン送出部の欄に示すよう
に１時刻ｔ２＋５Δｔで信号（ネット）ｄが“Ｘ”から
“ｌ”へ変化することが入力パタンメモリ６２に格納さ
れる。これにより１時刻ｔ２＋５Δｔに新たなイベント
として取出すことができる。なお、新たなイベントの格
納は１発生時刻順になるように行われる。

処理■ないし■は、各時刻ｔ１ないし【、の各々につい
てくり返し行われる。また、この結果として新たに格納
された時刻ｔ２＋５Δ１，１．＋８Δｔ、ｔＳ＋５Δを
及びｔ、＋２Δｔについても、同様に、処理■ないし■
がくり返し行われる。

実行順は、イベントの発生時刻順とされる。なお。

時刻ｔ２＋８Δを及びｔ、＋５Δｔにおける信号ｅの変
化もイベントとして入力パタンメモリ６２にセットされ
る。

以上により、出力パタンメモリ８２には５時刻ｔｚ＋５
ΔＬで信号ｄ力びＸ”から“１”に変化し１時刻Ｌｘ　
＋８Δｔで信号ｅが“Ｘ′がら“１”に変化し２時刻ｔ
、＋５Δｔで信号ｅが“１“から“０”に変化し２時刻
ｔ＆＋２Δｔで信号ｄが“１”から“０”に変化するこ
とが格納される。

この後、前述の処理（３）を行うことによって、第６図
図示の如きタイムチャートの画面がシミュレーション結
果として得られる。なお、このシミュレーションにおい
ては１時間の最小単位であるステップ時間Δｔは、各ゲ
ートの入出力の立上り及び立下りの遅延時間の最大公約
数とされる。これにより、略実際の回路動作をシミュレ
ーション結果として得ることができる。

〔発明の効果〕

以上説明したように１本発明によれば、イベント・ドリ
ブン方式による論理シミュレーションを行うアクセラレ
ータにおいて、異なるシミュレーション対象毎に異なる
遅延時間を設定できるので。

ハードウェアによるアクセラレータによって高速で実際
の回路動作に近い論理シミュレーションを行うことがで
きる。

【図面の簡単な説明】

第１図は本発Ｆｙ１の原理構成図第２図は実施例構成図第３図はシミュレーション対象等を示す図。第４図はシミュレーションモデルを示す図。第５図はアクセラレータの状態を示す図第６図はシミュ
レーション結果を示す図。１はエンジニアリングワークステーション（Ｅｗｓ）、
２はアクセラレータ、３は中央処理装置。４は制御プロセッサ、５はバス制御部、６は入力部、７
はシミュレーション部、８は出力部、９はメモリ部であ
る。特許出願人株式会社　ピーエフニー

Claims

【特許請求の範囲】論理回路についてイベント・ドリブン方式による論理シ
ミュレーションを行うアクセラレータ（２）において、入力パタンを格納する入力部（６）と、前記論理回路についての情報を格納するシミュレーショ
ン部（７）と、出力パタンを格納する出力部（８）と、前記論理回路のエレメントの夫々について、当該論理回
路から求められた遅延時間を格納するメモリ部（９）と
を備え、前記シミュレーション部（７）が、前記論理回路に前記
入力パタンを入力した場合について、前記メモリ部（９
）を参照して得た遅延時間を用いたエレメントレベルで
の論理シミュレーションを行い、その結果を前記出力パ
タンとして前記出力部（８）に格納することを特徴とするアクセラレータ。