JPH02122477A

JPH02122477A - デジタル記録再生装置

Info

Publication number: JPH02122477A
Application number: JP27557588A
Authority: JP
Inventors: Yoshiyuki Ishizawa; 石沢　良之
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-31
Filing date: 1988-10-31
Publication date: 1990-05-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えば回転ヘッド方式データレコーダ等の
デジタル記録再生装置に係り、特にそのデジタルデータ
の誤りを簡易な構成で容易に検出し得るようにしたもの
に関する。

（従来の技術）周知のように、デジタルデータをテープに記録し、それ
を再生するデータレコーダには、種々の形式があるが、
なかでもデータの記録密度が高いものとして、回転ヘッ
ド方式のデータレコーダが注目されている。

第１θ図は、このような従来のデータレコーダの構成を
示している。まず、記録時には、記録用デジタルデータ
が、インターフェース（１／Ｆ）回路１１を介して、−
旦、ＲＡＭ　（ランダム・アクセス・メモリ）　１２に
記憶された後、一定周期でＰＲＯＣ（データ処理）回路
１３に読み出される。

このＰＲＯＣ回路１３は、所定の誤り訂正アルゴリズム
にしたがって、ＥＣＣ（誤り訂正用）ＲＡＭ１４とＥＣ
Ｃ（誤り訂正用演算）回路１５とによる、データアクセ
ス及び数値演算の繰り返しにより、ＲＡＭ１２から読み
出されたデジタルデータに、再生時に誤り訂正処理が可
能となるようにパリティデータを付加した上でフォーマ
ット化するものである。

そして、ＰＲＯＣ回路１３から出力されるデジタルデー
タは、ＭＯＤ（８−１０変換）回路１６でＩＯビットの
データに変換された後、増幅器１７．記録再生切換スイ
ッチ１８及び記録再生ヘッド１９に供給され、ここに、
記録用デジタルデータのテープ２０への記録が行なわれ
るものである。

また、再生時には、記録再生ヘッド２０から得られる微
小信号が、ヘッド増幅器２１及びＥＱ（イコライザ）回
路２２に供給されて、デジタルデータレベルまで増幅さ
れる。その後、ＥＱ回路２２から出力されるデジタルデ
ータは、ＰＬＬ　（位相同期ループ）回路２３に供給さ
れてピットクロックが抽出され、このピットクロックに
基づいて５ＹＮＣ（ブロック同期信号検出）回路２４で
ブロック同期信号が生成される。

そして、ＥＱ回路２２から出力されるデジタルデータは
、上記ブロック同期信号に基づいてＤＭＯＤ　（１０−
８変換）回路２５で８とットデータに変換された後、Ｐ
ＲＯＣ回路１３に供給される。

ここで、ＰＲＯＣ回路１３では、入力された再生デジタ
ルデータに対して、記録時のパリティデータ生成と同様
に所定の誤り訂正アルゴリズムにしたがって、ＥＣＣＲ
ＡＭ１４とＥＣＣ回路１５とによるデータアクセス及び
数値演算の繰り返しにより誤り訂正処理を行ない、Ｉ／
Ｆ回路１１に出力する。

すると、Ｉ／Ｆ回路１１では、入力された再生デジタル
データをＲＡＭ１２に一旦記憶した後、一定周期で読み
出し、ここに、テープ２０の再生が行なわれるものであ
る。なお、第１１図に、記録時及び再生時における、各
部のデータの流れを示している。

ここで、第１２図及び第１３図は、記録時に、上記ＰＲ
ＯＣ回路１３’′Ｔ：記録用デジタルデータに付加され
るパリティデータと、データフォーマットとを示してい
る。すなわち、パリティデータは、記録しようとするデ
ジタルデータ（ＩＷＩ〜ｎＷ■）に対して、縦方向の２
８個のデータワードに対し４個のＰパリティ群（ＣＩ系
列）が生成付加され、横方向の２６個のデータワードに
対し６個のＱパリティ群（Ｃ２系列）が生成付加される
。そして、３２データワードに、５ＹＮＣワードやブロ
ック・アドレス等を加えた３Ｂワードを１ブロツクとし
てデータフォーマットが形成され、ＭＯＤ回路１６に送
出される。

このようなＰＲＯＣ回路１３での処理は、ＥＣＣＲＡＭ
１４やＥＣＣ回路１５に対して、非常に多くのデータア
クセスや数値演算を要求する形となるため、極めて高速
に処理可能な回路の実現が重要なこととなりでいる。

また、再生時には、ＰＲＯＣ回路１３では、入力された
再生デジタルデータを、記録時におけるパリティ生成と
同様に第１２図に示すように配置し、Ｃ１系列単位及び
Ｃ２系列単位毎にそれぞれの誤り訂正アルゴリズムにし
たがって、誤り訂正処理が行なわれる。

ＣＩ系列誤り訂正では、２個以内のデータ誤りに対して
誤り検出訂正可能な能力をもっており、３個以上の誤り
と判断される場合には、訂正不能系列としてフラグをた
て、Ｃ２系列誤り訂正処理に回すようになっている。ま
た、Ｃ２系列誤り訂正においても、ＣＩ系列誤り訂正と
同様に、２個以内のデータ誤りに対して誤り検出訂正可
能な能力をもっており、Ｃｔ系列誤り訂正で検出しきれ
なかった誤りワードが検出訂正される。さらに、Ｃ２系
列誤り訂正では、Ｃ１系列誤り訂正で発生されたフラグ
に基づいて、６ワードのイレージャ（消失）訂正が可能
となっている。このため、Ｃ１，Ｃ２系列誤り訂正を通
して誤り訂正が不能となる確率は、非常に低くなってい
る。

ここで、上述したＣ１．Ｃ２系列誤り訂正処理は、記録
時のパリティ生成と同様に、ＥＣＣＲＡＭ１４及びＥＣ
Ｃ回路１５によるデータアクセスや数値演算の繰り返し
によって実現されるもので、パリティ生成と処理順序は
異なるが、回路構成としては共通部分が多くなっている
。

このため、記録と再生とを同時に行なう必要のないデー
タレコーダでは、ＰＲＯＣ回路１３゜ＥＣＣＲＡＭ１４
及びＥＣＣ回路１５を、記録時と再生時とで兼用する構
成となっているのが一般的である。

ところで、この種のデータレコーダを、近年では、電子
計算機のデータバンクとして利用しようとする開発が進
められている。この場合、記録再生を通じて、デジタル
データに誤りが発生することは許されず、上記のように
Ｃ１，Ｃ２系列を用いた２重の誤り訂正処理を施しても
、十分とはいえなくなってくる。

このため、近時では、デジタルデータをテープに記録す
ると同時にテープの再生を行ない、再生データが十分に
訂正できる範囲で正しく記録されているか否かを検査し
、もし、訂正不能となる可能性が高いと判定されたなら
ば、同じデータをテープに再記録するようにした、いわ
ゆるリード・アフター・ライト機能を設けることが考え
られている。

第１４図は、このようなリード・アフター・ライト機能
付きのデータレコーダを示している。すなわち、これは
、記録ヘッド１９ａと再生ヘッド１９ｂとを独立に容易
するとともに、記録用のＰＲＯＣ回路１３ａ　、　　Ｅ
　ＣＣＲＡＭ１４ａ及びＥＣＣ回路１５ａと、再生用の
ＰＲＯＣ回路１３ｂ　。

ＥＣＣＲＡＭ１４ｂ及びＥＣＣ回路１５ｂとを、それぞ
れ独立に設けるようにしたものである。

このように、記録用のＰＲＯＣ回路１３ａ　。

ＥＣＣＲＡＭ１４ａ及びＥＣＣ回路１５ａと、再生用の
ＰＲＯＣ回路１３ｂ、ＥＣＣＲＡＭ１４ｂ及びＥＣＣ回
路１５ｂとを、それぞれ独立に設けるようにしたのは、
第１５図に示す動作タイミング図からも明らかなように
、記録時でもパリティデータの生成と同時に、Ｃ１，Ｃ
２系列誤り訂正処理を行なう必要があるからで、第１Ｏ
図に示したような記録再生兼用のものでは対応できない
からである。

そして、ＥＣＣ回路１５ｂの出力を受けるＥＣＣ判定回
路２６によって、Ｃ１，Ｃ２系列誤り訂正処理による誤
り訂正が不能であることに対する判定が行なわれ、Ｉ／
Ｆ回路１１に対して同じデータを再記録させる指令が発
生されるものである。

しかしながら、上記のようなリード・アフター・ライト
機能付きの従来のデータレコーダでは、記録再生時にお
けるデジタルデータの信頼性が向上する反面、回路規模
が増大し大型化を招き経済的に不利になるとともに、誤
り訂正処理に時間がかかり再記録時の時間的損失が大き
くなるという問題が生じる。

この点に関し、Ｐ、Ｑパリティデータの生成とＣ１，Ｃ
２系列誤り訂正処理とを時分割的に行なわせて、回路を
兼用させるようにすることも考えられているが、先に述
べたように、ＲＡＭのアクセス速度やＥＣＣ回路の演算
速度はすでに限界に近くなるまで高速化されていること
から、実現は非常に困難なこととなっている。

（発明が解決しようとする課題）以上のように、リード・アフター・ライト機能付きの従
来のデジタル記録再生装置では、回路規模が大型化し経
済的に不利になるとともに、再記録時の時間的損失が大
きくなるという問題を有している。

そこで、この発明は上記事情を考慮してなされたもので
、簡易な構成で小型化に適するとともに、正確かつすみ
やかに再記録を行なうか否かの判定を行なうことができ
、信頼性の高いリード・アフター・ライト機能を実現し
、経済的にも有利である極めて良好なデジタル記録再生
装置を提供することを目的とする。

〔発明の構成］（課題を解決するための手段）この発明に係るデジタル記録再生装置は、デジタルデー
タを記録ヘッドを介して記録媒体に記録するとともに、
該記録媒体から再生ヘッドを介してデジタルデータを読
み出し、この再生ヘッドで読み出されたデジタルデータ
の誤り量が訂正範囲を越えるとき、同じデジタルデータ
を記録ヘッドを介して記録媒体に再記録するようにした
ものを対象としている。

そして、記録ヘッドに供給されるデジタルデータを再生
ヘッドから得られるデジタルデータに同期させるように
遅延させ、この遅延されたデジタルデータと再生ヘッド
から得られるデジタルデータとの比較結果に基づいてデ
ジタルデータの誤り量を計測し、この計測結果に基づい
て記録ヘッドを介して同じデジタルデータを記録媒体に
再記録させるか否かを判定するように構成したものであ
る。

（作用）上記のような構成によれば、記録媒体に記録される前の
デジタルデータと、記録媒体から再生されたデジタルデ
ータとの比較結果に基づいて、デジタルデータの誤り量
を計測し、この計測結果に基づいて記録ヘッドを介して
同じデジタルデータを記録媒体に再記録させるか否かを
判定するようにしたので、従来のようにＣ１，Ｃ２系列
誤り訂正処理を行なう必要がなく、簡易な構成で小型化
に適するとともに正確かつすみやかに再記録の判定を行
なうことができ、信頼性の高いリード・アフター・ライ
ト機能を実現し経済的にも有利とすることができる。

（実施例）以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、ＭＯＤ回路１Ｂから出力
されるデジタルデータと、ＥＱ回路２２から出力される
デジタルデータとは、スイッチ２７よって選択的に、Ｐ
ＬＬ回路２３，５ＹＮＣ回路２４及びＤＭＯＤ回路２５
に導出される。

この場合、スイッチ２７は、ＭＯＤ回路１６から記録用
のデジタルデータが出力されている間は、該記録用デジ
タルデータを選択し、ＥＱ回路２２から再生デジタルデ
ータが出力されている間は、該再生デジタルデータを選
択するように切り換えられる。このため、ＰＬＬ回路２
３，５ＹＮＣ回路２４及びＤＭＯＤ回路２５は、従来と
は異なり連続して信号処理を行なうことになる。

また、５ＹＮＣ回路２４から出力されるブロック同期信
号と、ＤＭＯＤ回路２５から出力される記録用または再
生されたデジタルデータとは、ＰＲＯＣ回路１３に供給
されるとともに、比較判定回路２８に供給される。この
比較判定回路２８は、記録用デジタルデータが供給され
た状態で、該データをＲＡＭ２９に書き込み、再生デジ
タルデータが供給された状態で、ＲＡＭ２９から先に書
き込んだ記録用デジタルデータを読み出し、該記録用デ
ジタルデータと再生デジタルデータとが一致するか否か
を比較判定する。

すなわち、比較判定回路２８は、記録ヘッド１９ａに供
給される前の記録用デジタルデータを、それが再生ヘッ
ド１９ｂから得られるタイミングに同期するように遅延
させ、この遅延されたデジタルデータと再生ヘッドから
得られるデジタルデータとを比較し、該比較結果に基づ
いてデジタルデータの誤り量を計測するものである。

そして、比較判定回路２８は、計測結果に基づいて、Ｃ
１，Ｃ２系列誤り訂正処理による誤り訂正が不能である
と判定すると、Ｉ／Ｆ回路１１に対して同じデータを再
記録させる指令を発生するものである。なお、第２図に
、記録時における、各部のデータの流れを示している。

ここで、第３図及び第４図は、上記比較判定回路２８の
詳細とその各部のデータの流れを示している。すなわち
、ブロック同期信号から生成されるアドレスによって、
ＲＡＭ２９に対する書き込みアドレス及び読み出しアド
レスを制御するだけで、排他的論理和（ＥＸ−オア）回
路３０によって、記録用デジタルデータと再生デジタル
データとを比較することができる。そして、この比較の
結果は、加算器３１に供給され、ＲＡＭ３２と併用して
誤すワドの個数が累積加算される。

第５図は、比較によって誤りが検出された場合の、ＲＡ
Ｍ３２の内容の移行状態を示している。すなわち、ＲＡ
Ｍ３２には、Ｃ１の各系列に対してそれぞれ２系列分の
記憶領域Ｆｌ、Ｆ２が設けられており、記憶領域Ｆｌに
は過去から累積されてきた誤りワード数が記憶され、記
憶領域Ｆ２には新規に比較を行なって検知された誤りワ
ード数を、過去の累積個数に加えた個数が書き込まれる
。

例えば第５図の０１方向の第２系列目をみると、データ
　２Ｗ５．２Ｗ７．　２Ｗ１１の３ケ所で誤りが検知さ
れ、この誤りの発生した領域に対応するＲＡＭ３２の記
憶領域Ｆ２に、過去からの累積値が加算されて書き込む
まれることになる。この場合、過去（ＣＩ力方向第１系
列目）の比較で検知された、誤りデータ　ＩＷ２の数が
消えているのは、ＣＩ力方向第１系列目の誤り個数が２
個以下であるためで、第２系列目で採用する過去のデー
タとして、記憶領域Ｆ１の内容が選ばれているからであ
る。

すなわち、過去の誤り個数の累積値は、ＣＩ力方向１系
列分の誤り総個数が２個以下ならば記憶領域Ｆｌの内容
を採用し、それ以外のとき記憶領域Ｆ２の内容を採用し
ている。このため、あたかもＣＩ系列誤り訂正処理を行
なっているかのようにして、訂正不能となったワード誤
りの数だけが累積されるようになる。

このような疑似的Ｃｔ系列誤り訂正処理は、第３図にお
いて、２ビツトのＴＤカウンタ３３．アンド回路３４．
３５及びノット回路３Ｂによって行なわれ、ＲＡＭ３２
のアドレスをコントロールするアドレス発生回路３７に
対して、記憶領域Ｆ１かＦ２かの選択信号を発生するこ
とにより行なわれる。

さらにＴＤカウンタ３３のカウント結果ＴＤは、ＳＤカ
ウンタ３８によってカウントされ、Ｔ・Ｄ−１となった
回数が７回以上か否かが判定され、１秦。つまり、これ
はＣＩ力方向誤り訂正不能となった系列が７以上あった
か否かを判定することになり、Ｃ２系列誤り訂正処理に
おける６イレージヤー訂正が可能か否かの判断となる。

そして、ＲＡＭ３２の中に３以上の数値があったか否か
、つまり、Ｃ２系列誤り訂正処理での２個訂正の不能検
査と、先のＳＤカウンタ３８のカウント結果とを計ＪＩ
ＩＪ　Ｌ、ＣＩ、Ｃ２系列を通して完全に誤り訂正が可
能か否かの判断が行なわれる。第５図の例では、ＲＡＭ
３２の中に３以上の数値があり、かつ、５Ｄ−７となっ
ていることから、Ｃ２系列誤り訂正処理によっても誤り
訂正不能であると判定され、判定出力“１“が発生され
データの再記録が行なわれる。

したがって、上記実施例のような構成によれば、テープ
２０に記録される前のデジタルデータと、テープ２０か
ら再生されたデジタルデータとの比較結果に基づいて、
デジタルデータの誤り量を計測し、この計測結果に基づ
いて誤り訂正が可能か否かの判断を行ない、同じデジタ
ルデータをテープ２０に再記録させるか否かを判定する
ようにしたので、従来のようにＣ１，Ｃ２系列誤り訂正
処理を実行する必要がなく、すみやかに再記録の判定を
行なうことができるとともに、構成も簡易で小型化に適
し経済的にも有利とすることができる。

第６図及び第７図は、それぞれ上記比較判定回路２８の
他の例及びその動作状態を示している。すなわち、これ
は、ＳＤカウンタ３８のカウント結果が７以上になった
か否か、つまり、Ｃ２系列のイレージヤ訂正が不能にな
ったか否かで判定を行なうようにしたものである。特に
、Ｃ２系列誤り訂正処理における２個訂正能力による効
果があまり大きくない場合には、回路構成が節約できて
有効である。

また、第８図及び第９図は、それぞれこの発明の他の実
施例及びその各部のデータの流れを示している。すなわ
ち、これは、データ遅延用のＲＡＭ２９を設けず、記録
用デジタルデータをＥＣＣＲＡＭ１４によって遅延させ
るようにしたもので、ＰＲＯＣ回路１３によるＥＣＣＲ
ＡＭ１４へのアクセスに時間的な余裕がある場合には、
構成がより簡易になり有用である。

なお、この発明は上記各実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

［発明の効果〕以上詳述したようにこの発明によれば、簡易な構成で小
型化に適するとともに、正確かつすみやかに再記録を行
なうか否かの判定を行なうことができ°、信頼性の高い
リード・アフター・ライト機能を実現し、経済的にも有
利である極めて良好なデジタル記録再生装置を提供する
ことができる。

【図面の簡単な説明】

第１図及び第２図はそれぞれこの発明に係るデジタル記
録再生装置の一実施例を示すブロック構成図及びその各
部のデータの流れを示すタイミング図、第３図及び第４
図はそれぞれ同実施例の比較判定回路の詳細を示すブロ
ック構成図及びその各部のデータの流れを示すタイミン
グ図、第５図は同実施例の動作を説明するための図、第
６図及び第７図はそれぞれ同比較判定回路の他の例を示
すブロック構成図及びその動作を説明するための図、第
８図及び第９図はそれぞれこの発明の他の実施例を示す
ブロック構成図及びその各部のデータの流れを示すタイ
ミング図、第１Ｏ図及び第１１図はそれぞれ従来のデジ
タル記録再生装置を示すブロック構成図及びその各部の
データの流れを示すタイミング図、第１２図及び第１３
図はそれぞれＣＩ、Ｃ２系列誤り訂正アルゴリズム及び
１ブロツクのデータフォーマットを説明するための図、
第１４図及び第１５図はそれぞれリード・アフター・ラ
イト機能付きの従来のデジタル記録再生装置を示すブロ
ック構成図及びその各部のデータの流れを示すタイミン
グ図である。１１・・・Ｉ／Ｆ回路、１２・・・ＲＡＭ、１３・・・
ＰＲＯＣ回路、１４・・・ＥＣＣＲＡＭ、１５・・・Ｅ
ＣＣ回路、１６・・・ＭＯＤ回路、１７・・・増幅器、
１８・・・記録再生切換スイッチ、１９・・・記録再生
ヘッド、２０・・・テープ、２１・・・ヘッド増幅器、
２２・・・ＥＱ回路、２３・・・ＰＬＬ回路、２４・・
・５ＹＮＣ回路、２５・・・ＤＭＯＤ回路、２Ｂ・・・
ＥＣＣ判定回路、２７・・・スイッチ、２８・・・比較
判定回路、２９・・・ＲＡＭ、３０・・・ＥＸ−オア回
路、３１・・・加算器、３２・・・ＲＡＭ、３３・・・
ＴＤカウンタ、３４゜３５・・・アンド回路、３Ｂ・・・ノド回路、３７・・・アドレス発生回路、３８・・・ＳＤカウンタ。

Claims

【特許請求の範囲】デジタルデータを記録ヘッドを介して記録媒体に記録す
るとともに、該記録媒体から再生ヘッドを介して前記デ
ジタルデータを読み出し、この再生ヘッドで読み出され
た前記デジタルデータの誤り量が訂正範囲を越えるとき
、同じデジタルデータを前記記録ヘッドを介して前記記
録媒体に再記録するようにしたデジタル記録再生装置に
おいて、前記記録ヘッドに供給される前記デジタルデータを遅延
させ、前記再生ヘッドから得られる前記デジタルデータ
に同期させる遅延手段と、この遅延手段から出力される前記デジタルデータと、前
記再生ヘッドから得られる前記デジタルデータとを比較
する比較手段と、この比較手段の比較結果に基づいて、前記デジタルデー
タの誤り量を計測する計測手段とを具備し、前記計測手段の計測結果に基づいて、前記記録ヘッドを
介して同じデジタルデータを前記記録媒体に再記録させ
るか否かを判定する判定手段とを具備してなることを特
徴とするデジタル記録再生装置。