JPH02122499A

JPH02122499A - シフトレジスタビット装置

Info

Publication number: JPH02122499A
Application number: JP1253726A
Authority: JP
Inventors: James J Kubinec; ジェームズ・ジェイ・クービニック
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-09-30
Filing date: 1989-09-28
Publication date: 1990-05-10
Also published as: EP0361807A2; EP0361807A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の分野この発明はデータビットを形成および保持するためのコ
ンピュータ内のシフトレジスタに関する。

発明の背景ダイナミックシフトレジスタは様々な目的のためにコン
ピュータ内で用いられる。第１図はダイナミックシフト
レジスタビットのためのよく知られた論理図を示す。入
力端子においてデータビットが現われ、かつＴ１がそこ
で受取られたタロツクパルスＣＬＫ１の次の立上がり端
縁または次の立下がり端縁を検知するまで、第１のデー
タ通過制御手段または転送ゲートＴ１によって阻止され
る。Ｔ１において保持されるデータビットと相関の電荷
がコンデンサ、たとえばＣ１にストアされる。Ｔ１がデ
ータビット（従来的に「０」または「１」と考えられる
）の通過を許すとき、このビットは第１のインバータＩ
ＮＶＩによって論理的に反転され、かつ第２のビット通
過制御手段または転送ゲートＴ２へ通過させられ、それ
は第２の独立したクロックパルスＣＬＫ２の立上がり端
縁または立下がり端縁のその後の受取りのみによってビ
ットの通過を許す。Ｔ２で保持されるビットと相関の電
荷が０２などのコンデンサ内にストアされ、かつＴ２が
通過のためにビットを解放するゐき、ビットは再びイン
バータＩＮＶ２によって論理的に反転され、それゆえ出
力において現われるデータビットは人力において現われ
るデータビットと実質上同じである。クロックパルス源
ＣＬＫ１およびＣＬＫ２から受取られる２つのクロック
パルスはそれぞれビット通過制御手段Ｔ１およびＴ２で
受取られ、第２図に示される独立のクロックパルスシー
ケンスから引かれ、唯一の制約は、ＣＬ　Ｋ　１の２つ
のいかなる連続するパルスの間にもＣＬＫ２の単一のパ
ルスが現われなければならず、かつその逆も、というこ
とである。ＣＬ　Ｋ　１およびＣＬＫ２と相関のクロッ
クパルスは非重畳であるべきである。第１図において図
式的に示される２位相シフトレジスタは２０年以上もの
間、産業を通じて用いられてきた。ＣＬＫｌからの１つ
のパルスおよびＣＬＫ２からの１つのパルスの後、入力
端子においてより早く現われたデータビットはこの装置
の出力端子において現われるであろう。

参照の目的のために、第３図は、この目的のためのｎチ
ャネル導電型ＭＯＳトランジスタＴ１ないしＴ６を用い
る２位相ダイナミックシフトレジスタの一般的な実現化
例を示す。トランジスタＴ１およびＴ４は、第１図にお
ける、転送ゲート、ＴＧＩおよびＴＧ２、としてそれぞ
れ働き、トランジスタＴ２およびＴ３はインバータＩＮ
ＶＩを共に含み、かつトランジスタＴ５およびＴ６はイ
ンバータＩＮＶ２を共に含む。処理される各データビッ
トが６個のトランジスタおよび２つのクロックパルスの
供給を必要とすることに注意されたい。ここで繰返す１
つの問題は、第３図の入力端子に「１」のデータビット
が現われるとき、クロックパルス源ＣＬＫＩからのクロ
ックパルスの続いて起こる受取りでドレイン（Ｄｌ）か
らソース（Ｓｌ）へ転送されたビット情報は真の「１」
ビットではなく、なぜならば、「１」データビットがド
レインからソースへ転送される時、ゲート電圧およびソ
ース電圧が実質上等しくなるであろうからであり、トラ
ンジスタＴ］における結果としてのソース−ゲート電圧
差ＶＧｓ＋をトランジスタのターンオンのためのしきい
値ＶＧＳ、Ｔ（〜１ボルト）より低く減じるであろうし
、こうしてトランジスタをオフにし、電荷の累積を阻み
、かつソースＳＩで現われるデータビットに対する電圧
を値ｖｅ　Ｃ，−■Ｇ　Ｓ　＋　Ｔ　＜ｖＣＣに固定す
る。

これはＭＯＳトランジスタＴ２のゲートＧ２で現われる
ゲート電圧ＶＧ２のノイズマージンを量ＶＧｓ、Ｔだけ
減じるであろう。類似の困難が転送ゲートＴ４において
起こる。そのような困難は転送ゲートＴ１および／また
はＴ４では「０」データビットの転送においてそれ自身
存在せず、なぜならば電圧差ｖＧ　、　、は実質上０に
ならないからである。もし第３図のｎチャネルＭＯＳト
ランジスタＴ１およびＴ４がｐチャネル導電型ＭＯＳト
ランジスタで置換えられれば、これらのｐチャネルトラ
ンジスタはそれら自身を横切って「０」データビットを
転送することにおいて類以の困難に直面するであろうが
、しかしそこを横切って「１」データビットを転送する
ことにおいてそのような困難には直面しないであろう。

第３図においてゲートＧ２およびＧ４に到着するデータ
ビット信号のための適切なノイズマージンを提供するた
めに、増加された電圧が供給されなければならず、それ
は実質的で、かつしばしば受入れることができない、待
機電力（ｐｏｗｅｒ）および電圧供給Ｖ。。を介する付
加的な相互接続を必要とする。

第４図はそれが付加的な待機電力を要しないという固有
の利益を有する２位相シフトレジスタのための一般的な
ＣＭＯＳの実現化例を示す。ｎチャネルＣＭＯＳトラン
ジスタＴ１およびｐチャネルＣＭＯ３Ｉ−ランジスタＴ
２が示されるようにドレイン−ドレインおよびソース−
ソースで接続され、かつこれらの２つのトランジスタの
ゲート６１′およびＧ２′が相補的なりロックパルスＣ
ＬＫおよびＣＬＫ＊を受取る。「１」のデータビットが
第４図の入力端子に現われるとき、転送ゲートＴ１によ
って転送されるこのデータビットの値にかかわりなく転
送ゲートＴ２′が真の「１」を転送し、データビット「
１」は、もちろん、ゲートＴ１′およびＴ２’　によっ
て違った時間に転送されるであろう。「０」データビッ
トが入力端子に到着するとき、転送ゲートＴＩ’　は、
転送ゲートＴ２′　によって転送された減じられた値に
かかわりなく、真の「０」ビットを、再びわずかに違う
時間において転送するであろう。この構成の結果は、第
４図において示される共通のソースＳ′に到着するデー
タビットが真の「０」データビットまたは真の「１」デ
ータビットであり、かつノイズマージンを保つために待
機パワーにおける増加が必要とされないということであ
る。類似の結果が第４図において示される転送ゲートＴ
５′およびＴ６’の組合わせで起こる。

しかしながら、第４図において示される構成は８つのＣ
ＭＯ３トランジスタおよび４つの異なるクロック位相信
号の供給を必要とし、かつこうして第３図に示される、
より簡単な構成よりもより多い半導体のリアルニスティ
トを必要とする。第５図および第６図は、第３図におい
て示される、より簡単なｎチャネルシステムの要件を第
４図によって必要とされる、より複雑なＣＭ　ＯＳ構成
と図式的に比較する。

発明の要約この発明のひとつの目的は、減じられた待機電力でノイ
ズマージンを保ちかっただ２つのクロツク位相１ス号の
供給を必要とする２位相シフトレジスタを提１共するこ
とである。

この発明の他の目的およびそれの利点は、詳細な説明お
よび添付の図面を参照することによって明らかとなるで
あろう。

ここに論じられる１つの実施例に従ってこの発明の目的
を達成するために、この発明は、データ入力端子、クロ
ック入力端子、電源端子およびデータ出力端子を有する
第１のモジュールを含んでもよく、かつ第１のモジュー
ルは、ドレイン、ゲートおよびソースを有し、ドレイン
かモジュール入力端子に接続されかつゲートがクロック
入力端子に接続された第１のＭＯＳトランジスタと、ｎ
チャネル導電型の第２のＭＯ８！−ランジスタおよびｎ
チャネル導電型の第３のＭＯＳトランジスタを少なくと
も含むＭＯＳトランジスタのアレイとを含み、このアレ
イの第２および第３のＭＯＳトランジスタのゲートが各
々第１のトランジスタのソースに接続され、第２および
第３のトランジスタのソースが各々第１のモジュールの
出力端子に接続され、第２のトランジスタのドレインが
接地端子に接続されかつ第３のトランジスタのドレイン
が電源端子に接続され、そこにおいてこのアレイは、予
め定められた電圧よりも高い信号電圧を第１のトランジ
スタのゲートが通過させるとき第２および第３のトラン
ジスタのゲートで電源端子での電圧に実質上等しいゲー
ト？ｌｉ圧を提供し、かつこのアレイが、予め定められ
た電圧よりも低い信号電圧を第１のトランジスタのゲー
トが通過させるとき接地端子における電圧に実質上等し
いゲート電圧を提供し、さらにこの発明は、第１のモジ
ュールと実質上同一である第２のモジュールを含んでも
よく、そこにおいて第２のモジュールの入力端子は第１
のモジュールの出力端子に接続され、かつ第１のモジュ
ールのクロック入力端子において受取られる２つの連続
するクロック信号が第２のモジュールのクロック入力端
子で受取られる１つのクロック信号によって時間的に分
離され、それによって２つの独立のクロック信号のシー
ケンスを提供する。

詳細な説明第７図はこの発明の１つの好ましい実施例を示す。この
構成において、ＮＭＯＳトランジスタＴ１″はそのドレ
インが装置入力端子に接続されかつそのゲートがクロッ
ク位相源ＣＬＫＩによって駆動される。ＮＭＯＳトラン
ジスタＴＩ’のソースＳｌ’は、それのドレインＤ２″
が接地に接続されたＮＭＯＳトランジスタＴ２’のゲー
ト６２′に接続され、かつそのドレインが電源Ｖｃｃに
接続されたＰＭＯＳトランジスタＴ３’のゲートＧ３’
に接続される。トランジスタＴ２’およびＴ３’のソー
スＳ２’およびＳ３’は、それぞれ、ＰＭＯＳトランジ
スタＴ７’のゲートＧ７’に両方接続され、そのドレイ
ンはまた電源■。Ｃに接続される。トランジスタＴ７’
のソースはトランジスタＴＩ’のソースに接続される。

モジュール１１はクロック位相源ＣＬＫＩに対する入力
端子、データ入力端子、および４つのトランジスタＴ１
、Ｔ２’　、Ｔ３’およびＴ７’を含み、ＩＮＴで示さ
れた点において出力信号を発生し、かつモジュール１１
の出力信号はモジュール１３に対する（中間）データ入
力信号として働き、それはモジュール１１と同じく構成
される。モジュール１１および１３の各々はここで２位
相シフトレジスタの１つの位相を含む。第７図ないし第
１０図において示されるいかなるトランジスタのソース
およびドレインもここでは相互交換できる。

第１に、そこからｐチャネルトランジスタＴ７′が除去
された状態のモジュール１１の働きを考える。もし「１
」のデータビットがモジュール１１に対する入力端子に
到着すると、クロック位相１ｃＬＫ１からの次のクロッ
クパルスがトランジスタＴＩ’のソースにおいて「１」
を発生するであろうし、かつこの「１」のデータビット
はトランジスタＴ２′およびＴ３’のゲートにおいても
現われるであろう。これはトランジスタＴ２″をオンに
し、それゆえトランジスタＴ２’のソースにおける電圧
は実質上０であろう。ＰＭＯＳトランジスタＴ３’のゲ
ートにおける「１」のデータビットの出現はゲートを閉
じたままにし、それゆえトランジスタＴ３’のソースに
おける電圧は、それにそれが接続されるトランジスタＴ
２’において現われるソース電圧のどのような値にでも
なる。この構成はそれ自身、真の「１」データビットが
トランジスタＴＩ’のソースにおいて現われないかもし
れないという、先に論じられた問題を経験するかもしれ
ない。

もし「０」のデータビットがモジュール１１の入力端子
に現われれば、クロック位相源ＣＬＫＩからの次のパル
スの後に「０」のデータビットがトランジスタＴＩ’の
ソースにおいて現われるであろうし、かつこの「０」の
データビットはまたトランジスタＴ２’およびＴ３’の
ゲートにおいて現われるであろう。これはトランジスタ
１２″におけるゲートを閉じたままにするであろうし、
かつトランジスタＴ３’におけるゲートを開くであろう
し、それゆえトランジスタＴ３′に対するソース電圧（
それは実質上電源■。Ｃの電圧でありかつ「１」データ
ビットに対応する）が、要求されるようにモジュール１
１の出力端子に現われる。ｒＯＪデータビットがモジュ
ール１１の入力端子において現われるところで問題は起
きない。

ＰＭＯＳトランジスタＴ７’が示されるようにモジュー
ル１１内に含まれると今仮定する。「１」データビット
がモジュール１１に対する入力端子に到着するとき、ク
ロック位相源ＣＬＫＩからの次のクロックパルスが、前
のように、それぞれ、ＮＭＯ３トランジスタＴ２’およ
びＰＭＯＳトランジスタＴ３’のゲートＧ２’およびＧ
３’へ「１」データビットを転送するであろう。前と同
じように、論理「０」がトランジスタＴ２’およびＴ３
″の共通のソースに現われるであろうし、かつこの論理
「０」はまたＰＭＯＳトランジスタＴ７″のゲート０７
″に現われるであろうし、それはトランジスタＴ７″の
ゲートを開くであろうし、かつＴ７″のソース上の電圧
を電源ＶＣＣの電圧に等しくセットする（それは論理「
１」に対応する）であろう。Ｔ７’のソースＳ７’にお
ける電圧ＶＣＣの出現は、トランジスタＴｌ’を介する
ｒｌＪデータビットの転送に応答してトランジスタＴＩ
’のソースＳｌ’の電圧を引上げることにおいて援助す
るであろう。こうして、真の「１」データビットがトラ
ンジスタＴＩ’のソースに現われるであろう。「０」デ
ータビットがモジュール１１の入力端子において現われ
るとき、クロック位相ｔｉ、ｃＬＫ１からの次のクロッ
クパルスが、前と同じように、トランジスタＴ２’およ
びＴ３’のゲートにおいて論理「０」を発生し、これは
ゲートＴ３’を開き、それゆえＴ３’のソースにおける
電圧が実質上電源ＶＣＣの電圧になる。トランジスタＴ
７’のゲートＧ７’における電圧もまた実質上電源電圧
になり、かつゲート６７′は閉じたままであり、それゆ
えトランジスタＴｌ’のソースＳｌ’において現われる
論理「０」は乱されない。モジュール１１に対する出力
端子ＩＮＴにおいて現われる信号はそのとき所望のよう
に論理「１」である。モジュール１３は類似の態様で動
作する。

第８図はこの発明の第２の好ましい実施例を示し、そこ
においてＮＭＯＳトランジスタＴ２’およびＴ５’はそ
れぞれＰＭＯＳトランジスタＴ２′およびＴ５”によっ
て置換えられ、かつＴ２’およびＴ５’の接地へのドレ
インの接続は電源端子への接続に置換えられて、それは
電圧ＶＣＣに保持されてもよく、かつＰＭＯ３トランジ
スタＴ３’　、Ｔ６’　、Ｔ７’およびＴ８’はそれぞ
れＮＭＯＳトランジスタＴ３”　、Ｔ６”　、Ｔ７”　
、およびＴ８”によって置換えられ、かつ電源端子への
それぞれの接続はこれらの４つのＮＭＯＳトランジスタ
の各々ごとに接地端子への接続に置換えられる。第８図
において示される回路の動作に関する分析が前と同じよ
うに続行する。もし「１」データビットがトランジスタ
ＴＩ＝のドレインに到石すると、クロック源ＣＬ　Ｋ　
１が次にローをパルスにする（ｐｕｌｓｅ）とき、この
「１」データビットはソースＳｌ”へおよびトランジス
タＴ２＝およびＴ３”のゲートＧ２”およびＧ３’へ転
送されるであろう。これはゲート６３″を開き、それゆ
えソースＳ３”の電圧は０に下降し、かつこの値は、第
８図の回路を含むモジュール１５およびモジュール１７
の間のインターフェイスでの中間ノードＩＮＴにおいて
現われる。これは標準ビット反転動作を行なう。もし「
０」データビットがトランジスタＴｌ”のドレインＤ１
６に到着すれば、クロック源ＣＬ　Ｋ　ｌが次にローと
なるとき、この「０」データビットはソースＳｌ”へお
よびトランジスタＴ２”およびＴ３”のゲートＧ２”お
よびＧ３”へ転送されるであろうし、これはゲトＧ２′
を開き、それゆえソースＳ２”における、中間ノードＩ
ＮＴにおける、かつゲート０７′における電圧はＶＣＣ
に等しくなる。これはゲ−１−０７″を開き、かつソー
スＳ７”の電圧を接地電位に強制し、こうして所望のよ
うにソースＳ１＃において真の「０」データビットを再
発生する。

第９図は第３の好ましい実施例を示し、そこにおいて第
７図および第８図からのモジュール１１および１７はそ
れぞれ類似の結果を発生するように接続され、かつ第１
０図は第４の好ましい実施例を示し、そこにおいて第８
図および第７図からのモジュール１５および１３はそれ
ぞれ類似の結果を発生するように示されるように接続さ
れる。

第７図および第８図におけるモジュール１１および１５
内に示される回路は成る意味で互いに二重であり、もし
各ＮＭＯＳトランジスタおよびそれの相関の外部供給ド
レイン電圧（接地端子において）がＰｕＯ２トランジス
タおよびそれの相関の外部供給ドレイン電圧（電源端子
における）によって置換えられ、かつ各ＰＭＯ５トラン
ジスタおよびそれの相・関の外部供給ドレイン電圧がＮ
ＭＯＳトランジスタおよびそれの相関の外部供給ドレイ
ン電圧によって置換えられれば、人力トランジスタＴ１
″およびＴ１″を無視すれば、モジュール１１および１
５は互いに変えられる。

この発明の好ましい実施例が示されかつここに説明され
たけれども、変化および修正がこの発明の範囲であると
考えられているものから逸脱することなくなされること
ができる。

【図面の簡単な説明】

第１図は単一ビットのための一般化された２位相シフト
レジスタの概略図である。第２図は２つのクロック位相信号源によって発生される
パルスのシーケンスのグラフ図である。第３図は所望の結果を達成するために６つのｎチャネル
ＭＯＳトランジスタを用いる２位相シフトレジスタの概
略図である。第４図は２位相ｐチャネル／ｎチャネルシフトレジスタ
の概略図であり、それは８つのトランジスタおよび４つ
のクロック位相信号を用いるがしかし第３図における構
成に比較して待機電力の必要が減じられる。第５図および第６図は第３図および第４図において用い
られた２位相シフトレジスタの複雑さをそれぞれ比較す
る。第７図、第８図、第９図および第１０図はこの発明に従
う２位相シフトレジスタの異なる実施例の４つの概略図
であり、それは合計８つのｎチャネルおよびｐチャネル
０閘ＯＳトランジスタおよび２つのクロックパルスシー
ケンスを用いて、待機電力の必要が減じられる。図において、ＴＩ’　、Ｔ２’　、およびＴ５’はＮＭ
Ｏ３トランジスタであり、Ｔ３’　　Ｔ６’Ｔ７’およ
びＴ８’はＰＭＯＳトランジスタであり、Ｔ２−および
Ｔ５”はＰＭＯＳトランジスタであり、Ｐ３“　Ｐ６”
、Ｐ７”およびＰ８”はＮＭＯＳトランジスタである。

Claims

【特許請求の範囲】

（１）第１のモジュールおよび第２のモジュールからな
るシフトレジスタビット装置であって、前記第１のモジ
ュールは、データ入力端子、クロック入力端子、電源端子およびデ
ータ出力端子を有し、さらに、ドレイン、ゲートおよびソースを有し、ドレインはモジ
ュール入力端子に接続されかつゲートはクロック入力端
子に接続された第１のＭＯＳトランジスタと、ｎチャネル導電型の第２のＭＯＳトランジスタおよびｐ
チャネル導電型の第３のＭＯＳトランジスタを少なくと
も含み、それらは第１のトランジスタのゲートが予め定
められた電圧よりも高い信号電圧を通過させるとき、電
源端子での電圧に実質上等しいゲート電圧を第２および
第３のトランジスタのゲートに供給し、さらに、第１の
トランジスタのゲートが予め定められた電圧よりも低い
信号電圧を通過させるとき、接地端子での電圧に実質上
等しいゲート電圧を供給し、第２および第３のＭＯＳト
ランジスタのゲートが各々第１のトランジスタのソース
に接続され、第２および第３のトランジスタのソースが
各々第１のモジュールの出力端子に接続され、第２のト
ランジスタのドレインが接地端子に接続され、かつ第３
のトランジスタのドレインが電源端子に接続される、Ｍ
ＯＳトランジスタアレイ手段とを含み、前記第２のモジュールは、実質上第１のモジュールと等しく、第２のモジュールの
入力端子は第１のモジュールの出力端子に接続され、か
つ一方のモジュールのクロック入力端子で受けられた２
つの連続するクロック信号が他方のモジュールのクロッ
ク入力端子で受取られた１つのクロック信号によって時
間的に分離され、それによってクロック信号の２つの独
立のシーケンスを提供する、シフトレジスタビット装置
。
（２）第１のモジュールおよび第２のモジュールを備え
るシフトレジスタビット装置であって、前記第１のモジ
ュールは、データ入力端子、クロック入力端子、電源端子およびデ
ータ出力端子を有し、さらに、ドレイン、ゲートおよびソースを有し、ドレインがモジ
ュール入力端子に接続されかつゲートはクロック入力端
子に接続される第１のＭＯＳトランジスタと、ｎチャネル導電型でかつドレイン、ゲートおよびソース
を有し、そのドレインが接地端子に接続されかつそのゲ
ートが第１のトランジスタのソースに接続される第２の
ＭＯＳトランジスタと、ｐチャネル導電型でかつドレイ
ン、ゲートおよびソースを有し、そのドレインが電源端
子に接続され、そのゲートが第１のトランジスタのソー
スに接続され、かつそのソースが第２のトランジスタの
ソースへかつモジュールの出力端子へ接続される第３の
ＭＯＳトランジスタと、ｐチャネル導電型でかつドレイン、ゲートおよびソース
を有し、そのドレインが電源端子に接続され、そのソー
スが第１のトランジスタのソースに接続されかつそのゲ
ートがモジュールの出力端子に接続される第４のＭＯＳ
トランジスタとを含み、前記第２のモジュールは、実質上第１のモジュールと同じであり、第２のモジュー
ルの入力端子が第１のモジュールの出力端子に接続され
、かつ一方のモジュールのクロック入力端子において受
取られた連続するクロック信号が他方のモジュールのク
ロック入力端子において受取られた１つのクロック信号
によって時間的に分離され、それによってクロック信号
の２つの独立シーケンスを提供する、シフトレジスタビ
ット装置。
（３）第１のモジュールおよび第２のモジュールからな
るシフトレジスタビット装置であって、前記第１のモジ
ュールは、データ入力端子、クロック入力端子、電源端
子およびデータ出力端子を有し、さらに、ドレイン、ゲートおよびソースを有し、ドレインがモジ
ュール入力端子に接続され、かつゲートがクロック入力
端子に接続される、第１のＭＯＳトランジスタと、ｐチャネル導電型でかつドレイン、ゲートおよびソース
を有し、そのドレインが電源端子に接続され、かつその
ゲートが第１のトランジスタのソースに接続される、第
２のＭＯＳトランジスタと、ｎチャネル導電型でかつド
レイン、ゲートおよびソースを有し、そのドレインが接
地端子に接続され、そのゲートが第１のトランジスタの
ソースに接続され、かつそのソースが第２のトランジス
タのソースおよびモジュールの出力端子に接続される、
第３のＭＯＳトランジスタと、ｎチャネル導電型でかつドレイン、ゲートおよびソース
を有し、そのドレインが接地端子に接続され、そのソー
スが第１のトランジスタのソースに接続され、かつその
ゲートがモジュールの出力端子に接続される、第４のＭ
ＯＳトランジスタとを含み、さらに、前記第２のモジュールは、実質上第１のモジュールと同
一であり、第２のモジュールの入力端子は第１のモジュ
ールの出力端子に接続され、かつ一方のモジュールのク
ロック入力端子において受取られる連続する２つのクロ
ック信号が第２のモジュールのクロック入力端子におい
て受取られる１つのクロック信号によって時間的に分離
され、それによってクロック信号の２つの独立シーケン
スを提供する、シフトレジスタビット装置。
（４）第１のモジュールおよび第２のモジュールからな
るシフトレジスタビット装置であって、前記第１のモジ
ュールは、データ入力端子、クロック入力端子、電源端子、および
データ出力端子を有し、さらに、ドレイン、ゲートおよびソースを有し、ドレインが第１
のモジュールの入力端子に接続され、かつゲートがクロ
ック入力端子に接続される、第１のＭＯＳトランジスタ
と、ｎチャネル導電型でかつドレイン、ゲートおよびソース
を有し、そのドレインが接地端子に接続され、かつその
ゲートが第１のトランジスタのソースに接続される、第
２のＭＯＳトランジスタと、ｐチャネル導電型でかつド
レイン、ゲートおよびソースを有し、そのドレインが電
源端子に接続され、そのゲートが第１のトランジスタの
ソースに接続され、かつそのソースが第２のトランジス
タのソースおよび第１のモジュールの出力端子に接続さ
れる、第３のＭＯＳトランジスタと、ｐチャネル導電型
でかつドレイン、ゲートおよびソースを有し、そのドレ
インが電源端子に接続され、そのソースが第１のトラン
ジスタのソースに接続され、かつそのゲートが第１のモ
ジュールの出力端子に接続される、第４のＭＯＳトラン
ジスタとを含み、前記第２のモジュールは、データ入力端子、クロック入力端子、電源端子、および
データ出力端子を有し、さらに、ドレイン、ゲートおよびソースを有し、それのドレイン
が第２のモジュール入力端子に接続され、かつそのゲー
トがクロック入力端子に接続される、第５のＭＯＳトラ
ンジスタと、ｐチャネルの導電型でかつドレイン、ゲートおよびソー
スを有し、そのドレインが電源端子に接続され、かつそ
のゲートが第５のトランジスタのソースに接続される、
第６のＭＯＳトランジスタと、ｎチャネル導電型でかつドレイン、ゲートおよびソース
を有し、そのドレインが接地端子に接続され、そのゲー
トが第５のトランジスタのソースに接続され、かつその
ソースが第６のトランジスタのソースおよび第２のモジ
ュールの出力端子に接続される、第７のＭＯＳトランジ
スタと、ｎチャネル導電型でかつドレイン、ゲートおよ
びソースを有し、そのドレインが接地端子に接続され、
そのソースが第５のトランジスタのソースに接続され、
かつそのゲートが第２のモジュールの出力端子に接続さ
れる、第８のＭＯＳトランジスタとを含み、そこにおいてこれらのモジュールの一方の入力端子はこ
れらのモジュールの他方の出力端子に接続され、かつい
ずれかのモジュールのクロック入力端子で受取られる２
つの連続するクロック信号がこれらのモジュールの他方
のクロック入力端子で受取られる１つのクロック信号に
よって時間的に分離され、それによってクロック信号の
２つの独立シーケンスを提供する、シフトレジスタビッ
ト装置。