JPH02122648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02122648A JPH02122648A JP63276754A JP27675488A JPH02122648A JP H02122648 A JPH02122648 A JP H02122648A JP 63276754 A JP63276754 A JP 63276754A JP 27675488 A JP27675488 A JP 27675488A JP H02122648 A JPH02122648 A JP H02122648A
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- JP
- Japan
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- drain
- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に係り、特にヒユーズ用トランジ
スタを集積化する方法に関し、微細化に伴って生じるヒ
ユーズ用トランジスタのソース・ドレイン耐圧の低下を
防いで、ヒユーズを安定に溶断することのできる半導体
装置の製造方法を提供することを目的とし、 −導電型半導体基板上の第１のトランジスタ領域と第２
のトランジスタ領域にゲート絶縁膜及びゲート電極を形
成する工程と、第２のトランジスタ領域をレジスト膜で
マスクして反対導電型不純物を選択的に導入することに
より、第１のトランジスタ領域にドープ層を形成する工
程と、前記レジスト膜を除去した後、第１のトランジス
タ領域をレジスト膜でマスクして反対導電型不純物を選
択的に導入することにより、第２のトランジスタ領域に
、前記ドープ層より不純物濃度の高いドープ層を形成す
る工程と、前記レジスト膜を除去した後、第１及び第２
のトランジスタ領域におけるゲート電極の側壁にゲート
側壁を形成する工程と、第１のトランジスタ領域におけ
るゲート電極のドレイン側近傍をレジスト膜でマスクし
て、反対導電型不純物を選択的に導入することにより、
該ゲート電極のドレイン側のドープ層の幅がソース側の
ドープ層の幅より広くなるように、ソース・ドレイン拡
散層を形成する工程を含むように構成する。
スタを集積化する方法に関し、微細化に伴って生じるヒ
ユーズ用トランジスタのソース・ドレイン耐圧の低下を
防いで、ヒユーズを安定に溶断することのできる半導体
装置の製造方法を提供することを目的とし、 −導電型半導体基板上の第１のトランジスタ領域と第２
のトランジスタ領域にゲート絶縁膜及びゲート電極を形
成する工程と、第２のトランジスタ領域をレジスト膜で
マスクして反対導電型不純物を選択的に導入することに
より、第１のトランジスタ領域にドープ層を形成する工
程と、前記レジスト膜を除去した後、第１のトランジス
タ領域をレジスト膜でマスクして反対導電型不純物を選
択的に導入することにより、第２のトランジスタ領域に
、前記ドープ層より不純物濃度の高いドープ層を形成す
る工程と、前記レジスト膜を除去した後、第１及び第２
のトランジスタ領域におけるゲート電極の側壁にゲート
側壁を形成する工程と、第１のトランジスタ領域におけ
るゲート電極のドレイン側近傍をレジスト膜でマスクし
て、反対導電型不純物を選択的に導入することにより、
該ゲート電極のドレイン側のドープ層の幅がソース側の
ドープ層の幅より広くなるように、ソース・ドレイン拡
散層を形成する工程を含むように構成する。
本発明は、半導体装置の製造方法に係り、特にヒユーズ
用トランジスタを集積化する方法に関する。
用トランジスタを集積化する方法に関する。
冗長回路を有するＤＲＡＭなどの半導体集積回路は、通
常フユーズ回路を備えており、フユーズを選択的に溶断
することによって冗長回路の使用・不使用の設定を行う
方法が用いられている。第２図はヒユーズ回路を示した
ものである。同図においてヒユーズ３２を溶断するのに
必要な電流を流すためには、ヒユーズ用トランジスタ３
１のゲート電極に制御信号を加えるとともに、１２〜１
４Ｖのソース・ドレイン間電圧を加えなければならない
。従って、選択したヒユーズのみを溶断し、選択しない
ヒユーズを溶断しないためにはヒユーズ用トランジスタ
３１のソース・ドレイン耐圧は少なくとも１４Ｖ以上を
必要とする。また、該半導体集積回路にはセンスアンプ
、出力回路等の周辺用トランジスタが同一半導体基板上
に形成されているが、これらの周辺用トランジスタに印
加されるソース・ドレイン電圧は高々５Ｖ程度であり、
１０Ｖ以上の耐圧は必要としない。一方、ヒユーズ用ト
ランジスタには高速性はさほど必要でないのに対し、周
辺用トランジスタには高速性が要求される。
常フユーズ回路を備えており、フユーズを選択的に溶断
することによって冗長回路の使用・不使用の設定を行う
方法が用いられている。第２図はヒユーズ回路を示した
ものである。同図においてヒユーズ３２を溶断するのに
必要な電流を流すためには、ヒユーズ用トランジスタ３
１のゲート電極に制御信号を加えるとともに、１２〜１
４Ｖのソース・ドレイン間電圧を加えなければならない
。従って、選択したヒユーズのみを溶断し、選択しない
ヒユーズを溶断しないためにはヒユーズ用トランジスタ
３１のソース・ドレイン耐圧は少なくとも１４Ｖ以上を
必要とする。また、該半導体集積回路にはセンスアンプ
、出力回路等の周辺用トランジスタが同一半導体基板上
に形成されているが、これらの周辺用トランジスタに印
加されるソース・ドレイン電圧は高々５Ｖ程度であり、
１０Ｖ以上の耐圧は必要としない。一方、ヒユーズ用ト
ランジスタには高速性はさほど必要でないのに対し、周
辺用トランジスタには高速性が要求される。
以上のようにヒユーズ用トランジスタと周辺用トランジ
スタは、要求される特性が異なっているにもかかわらず
従来は、同一プロセスで形成され、同一構造を有してい
た。
スタは、要求される特性が異なっているにもかかわらず
従来は、同一プロセスで形成され、同一構造を有してい
た。
しかしながら半導体装置の微細化・高速化の要求が強く
なり、これに応えてトランジスタ各部の寸法を微細化し
てい（と、ソース・ドレイン耐圧が低下して種々の問題
を引き起こすようになった。
なり、これに応えてトランジスタ各部の寸法を微細化し
てい（と、ソース・ドレイン耐圧が低下して種々の問題
を引き起こすようになった。
第３図は従来例に係るトランジスタの要部を示す模式断
面図であり、２１は半導体基板、２２はゲート絶縁膜、
２３はゲート電極、２４はゲート側壁、２５は不純物濃
度の高いソース・ドレイン層、２６は不純物濃度の低い
ドープ層である。同図を参照しつつ、微細化に伴ってソ
ース・ドレイン耐圧の低下がどのようにして生ずるのか
を以下、簡単に説明する。
面図であり、２１は半導体基板、２２はゲート絶縁膜、
２３はゲート電極、２４はゲート側壁、２５は不純物濃
度の高いソース・ドレイン層、２６は不純物濃度の低い
ドープ層である。同図を参照しつつ、微細化に伴ってソ
ース・ドレイン耐圧の低下がどのようにして生ずるのか
を以下、簡単に説明する。
同図に示したトランジスタは、いわゆるＬＤＤ（ライト
リ−・ドープド・ドレイン）構造を有している。即ち、
チャネル端部に不純物の低いドープ層２６を設けて不純
物濃度の高いソース・ドレイン層２５がチャネルと直接
接することを防ぎ、これによって、ドレイン空乏層内の
電界を緩和させ、ソース・ドレイン耐圧を向上させてい
る。ところが、ドープ層２６はゲート電極２３をマスク
として拡散形成され、ソース・ドレイン層２５はゲート
電極２３及びゲート側壁２４をマスクとして拡散形成さ
れるため、ゲート側壁２４の幅が狭くなるとソース・ド
レイン層２５がドープ層２６側へ伸びてこれを浸食し、
ドープ層２６の幅が狭くなる。その結果、ドレイン空乏
層内の電界が充分には緩和されず、ソース・ドレイン耐
圧の低下が生じることになる。一方、ゲート側壁２４の
幅はゲート電極２３の厚みに依存しているため、ゲート
電極２３が薄くなるとともに狭くなり、その結果ドープ
層２６の幅が狭くなって、ドレイン空乏層内の電界が強
くなる。また、ゲート酸化膜４を薄くすることによって
も、ドレイン空乏層内の電界は強くなる。従って、ＤＲ
ＡＭ等に対する微細化により、ゲート電極２３やゲート
酸化膜４を薄くしていくとヒユーズ用トランジスタのソ
ース・ドレイン耐圧までも低下し、ヒユーズを溶断する
ために必要な１２〜１４Ｖの電圧でも降伏が生じて、選
択しないヒユーズまで溶断してしまうという問題が生じ
ることになる。
リ−・ドープド・ドレイン）構造を有している。即ち、
チャネル端部に不純物の低いドープ層２６を設けて不純
物濃度の高いソース・ドレイン層２５がチャネルと直接
接することを防ぎ、これによって、ドレイン空乏層内の
電界を緩和させ、ソース・ドレイン耐圧を向上させてい
る。ところが、ドープ層２６はゲート電極２３をマスク
として拡散形成され、ソース・ドレイン層２５はゲート
電極２３及びゲート側壁２４をマスクとして拡散形成さ
れるため、ゲート側壁２４の幅が狭くなるとソース・ド
レイン層２５がドープ層２６側へ伸びてこれを浸食し、
ドープ層２６の幅が狭くなる。その結果、ドレイン空乏
層内の電界が充分には緩和されず、ソース・ドレイン耐
圧の低下が生じることになる。一方、ゲート側壁２４の
幅はゲート電極２３の厚みに依存しているため、ゲート
電極２３が薄くなるとともに狭くなり、その結果ドープ
層２６の幅が狭くなって、ドレイン空乏層内の電界が強
くなる。また、ゲート酸化膜４を薄くすることによって
も、ドレイン空乏層内の電界は強くなる。従って、ＤＲ
ＡＭ等に対する微細化により、ゲート電極２３やゲート
酸化膜４を薄くしていくとヒユーズ用トランジスタのソ
ース・ドレイン耐圧までも低下し、ヒユーズを溶断する
ために必要な１２〜１４Ｖの電圧でも降伏が生じて、選
択しないヒユーズまで溶断してしまうという問題が生じ
ることになる。
そこで本発明は、ＤＲＡＭ等の微細化に伴うヒユーズ用
トランジスタのソース・ドレイン耐圧の低下を防いで、
ヒユーズを安定に溶断することのできる半導体装置の製
造方法を提供することを目的とする。
トランジスタのソース・ドレイン耐圧の低下を防いで、
ヒユーズを安定に溶断することのできる半導体装置の製
造方法を提供することを目的とする。
上記課題は、−導電型半導体基板上の第１のトランジス
タ領域と第２のトランジスタ領域にゲート絶縁膜及びゲ
ート電極を形成する工程と、第２のトランジスタ領域を
レジスト膜でマスクして反対導電型不純物を選択的に導
入することにより、第１のトランジスタ領域にドープ層
を形成する工程と、前記レジスト膜を除去した後、第１
のトランジスタ領域をレジスト膜でマスクして反対導電
型不純物を選択的に導入することにより、第２のトラン
ジスタ領域に、前記ドープ層より不純物濃度の高いドー
プ層を形成する工程と、前記レジスト膜を除去した後、
第１及び第２のトランジスタ領域におけるゲート電極の
側壁にゲート側壁を形成する工程と、第１のトランジス
タ領域におけるゲート電極のドレイン側近傍をレジスト
膜でマスクして、反対導電型不純物を選択的に導入する
ことにより、該ゲート電極のドレイン側のドープ層の幅
がソース側のドープ層の幅より広くなるように、ソース
・ドレイン拡散層を形成する工程を含むようにしたこと
を特徴とする半導体装置の製造方法によって解決される
。
タ領域と第２のトランジスタ領域にゲート絶縁膜及びゲ
ート電極を形成する工程と、第２のトランジスタ領域を
レジスト膜でマスクして反対導電型不純物を選択的に導
入することにより、第１のトランジスタ領域にドープ層
を形成する工程と、前記レジスト膜を除去した後、第１
のトランジスタ領域をレジスト膜でマスクして反対導電
型不純物を選択的に導入することにより、第２のトラン
ジスタ領域に、前記ドープ層より不純物濃度の高いドー
プ層を形成する工程と、前記レジスト膜を除去した後、
第１及び第２のトランジスタ領域におけるゲート電極の
側壁にゲート側壁を形成する工程と、第１のトランジス
タ領域におけるゲート電極のドレイン側近傍をレジスト
膜でマスクして、反対導電型不純物を選択的に導入する
ことにより、該ゲート電極のドレイン側のドープ層の幅
がソース側のドープ層の幅より広くなるように、ソース
・ドレイン拡散層を形成する工程を含むようにしたこと
を特徴とする半導体装置の製造方法によって解決される
。
本発明によれば、第１のトランジスタ領域におけるドレ
イン側のドープ層の幅を、ゲート側壁の幅と無関係に広
い値に設定することができる。従って、たとえゲート側
壁の幅が狭い場合であってもドレイン側の該ドープ層が
ソース・ドレイン拡散層に吸収されることがなく、従っ
てドレイン空乏層内の電界が過大になることはない。ま
た、第１のトランジスタ領域における該ドープ層は、第
２のトランジスタ領域のドープ層に比べて不純物の濃度
を低く設定しているため、第１のトランジスタ領域では
、第２のトランジスタ領域に比べて、ドレイン空乏層内
の電界が、より一層緩和される。
イン側のドープ層の幅を、ゲート側壁の幅と無関係に広
い値に設定することができる。従って、たとえゲート側
壁の幅が狭い場合であってもドレイン側の該ドープ層が
ソース・ドレイン拡散層に吸収されることがなく、従っ
てドレイン空乏層内の電界が過大になることはない。ま
た、第１のトランジスタ領域における該ドープ層は、第
２のトランジスタ領域のドープ層に比べて不純物の濃度
を低く設定しているため、第１のトランジスタ領域では
、第２のトランジスタ領域に比べて、ドレイン空乏層内
の電界が、より一層緩和される。
以上のような電界緩和の効果により、第１のトランジス
タ領域のソース・ドレイン耐圧の低下を防ぐとともに、
第２のトランジスタ領域では、従来通りのＬＤＤ構造が
用いられているため高速性能の低下をきたすこともない
。さらに、第１のトランジスタ領域のソース側のドープ
層の幅は、ゲート側壁の幅で決まる狭い値に自己整合的
に設定されているため、第１のトランジスタ領域におい
ても電流駆動能力の低下は生じない。
タ領域のソース・ドレイン耐圧の低下を防ぐとともに、
第２のトランジスタ領域では、従来通りのＬＤＤ構造が
用いられているため高速性能の低下をきたすこともない
。さらに、第１のトランジスタ領域のソース側のドープ
層の幅は、ゲート側壁の幅で決まる狭い値に自己整合的
に設定されているため、第１のトランジスタ領域におい
ても電流駆動能力の低下は生じない。
第１図は本発明の一実施例を説明するための模式断面図
である。
である。
ま・ず、同図（ａ）に示すように、ｐ型Ｓｉ基板１上の
ヒユーズ用トランジスタ領域３ａ及び周辺用トランジス
タ領域３ｂにゲート絶縁膜４及びゲート電極５ａ、５ｂ
を形成する。ゲート絶縁膜４はたとえばｐ型Ｓｉ基板１
を熱酸化して得た５ｉ０２膜であり、ゲート電極５ａ、
５ｂはたとえばＣＶＤ法により形成したポリシリコンか
らなる。
ヒユーズ用トランジスタ領域３ａ及び周辺用トランジス
タ領域３ｂにゲート絶縁膜４及びゲート電極５ａ、５ｂ
を形成する。ゲート絶縁膜４はたとえばｐ型Ｓｉ基板１
を熱酸化して得た５ｉ０２膜であり、ゲート電極５ａ、
５ｂはたとえばＣＶＤ法により形成したポリシリコンか
らなる。
次いで同図（ｂ）に示すように、通常のフォトリソグラ
フィ法を用いて周辺用トランジスタ領域３ｂをレジスト
膜６ｂで覆い、Ｐのイオン注入によりレジスト膜６ｂ及
びゲート電極５ａをマスクとしてヒユーズ用トランジス
タ領域３ａにＰイオンを選択的に導入して、ドープ層７
ａ、７ｃを形成する。ドーズ量は１０ ”／ａｍ”とし
た。
フィ法を用いて周辺用トランジスタ領域３ｂをレジスト
膜６ｂで覆い、Ｐのイオン注入によりレジスト膜６ｂ及
びゲート電極５ａをマスクとしてヒユーズ用トランジス
タ領域３ａにＰイオンを選択的に導入して、ドープ層７
ａ、７ｃを形成する。ドーズ量は１０ ”／ａｍ”とし
た。
次にレジスト膜６ｂを除去した後、同図（Ｃ）に示すよ
うに、ヒユーズ用トランジスタ領域３ａをレジスト膜６
ａで覆い、Ｐのイオン注入によりレジスト膜６ａ及びゲ
ート電１５ｂをマスクとして周辺用トランジスタ領域３
ｂにＰイオンを選択的に導入して、ドープ層７ｂを形成
する。このときのドーズ量を前記ドーズ量より高い１０
”／ｃｍ２に設定し、第１のトランジスタ領域３ａの
ドープ層？ａ、７ｃの不純物濃度を第２のトランジスタ
領域３ｂのドープ層７ｂの不純物濃度より低い値とした
。
うに、ヒユーズ用トランジスタ領域３ａをレジスト膜６
ａで覆い、Ｐのイオン注入によりレジスト膜６ａ及びゲ
ート電１５ｂをマスクとして周辺用トランジスタ領域３
ｂにＰイオンを選択的に導入して、ドープ層７ｂを形成
する。このときのドーズ量を前記ドーズ量より高い１０
”／ｃｍ２に設定し、第１のトランジスタ領域３ａの
ドープ層？ａ、７ｃの不純物濃度を第２のトランジスタ
領域３ｂのドープ層７ｂの不純物濃度より低い値とした
。
次にレジスト膜６ａを除去した後、基板全面にＣＶＤ法
によりＳｉＯ２膜を堆積すると、該５ｉ０２膜はゲート
電極５ａ、５ｂの側壁では他の平坦な領域より厚く堆積
する。そのためＲＩＥ法により該ＳｉＯ□膜を単にエツ
チングすることにより同図（６）に示すようにゲート電
極５ａ、５ｂの側壁にゲート電極の厚みによって定まっ
た幅を持つゲート側壁８が自己整合的に形成される。
によりＳｉＯ２膜を堆積すると、該５ｉ０２膜はゲート
電極５ａ、５ｂの側壁では他の平坦な領域より厚く堆積
する。そのためＲＩＥ法により該ＳｉＯ□膜を単にエツ
チングすることにより同図（６）に示すようにゲート電
極５ａ、５ｂの側壁にゲート電極の厚みによって定まっ
た幅を持つゲート側壁８が自己整合的に形成される。
次いで、同図（ｅ）に示すように、第１のトランジスタ
領域３ａのドレイン側のゲート側壁８を覆うようにレジ
スト膜６ｃを形成する。その後、レジスト膜６ｃ、ゲー
ト電極５ａ、５ｂ及びゲート側壁８をマスクにしてＡｓ
のイオン注入を行い、不純物の高いソース・ドレイン層
９を形成する。この時のドーズ量は１０ ”／ｃｍ”と
した。この工程によって、ドレイン側のドープ層７ｃの
幅をゲート側壁８の幅と無関係に広く設定することがで
き、かつソース側のドープ層７ａの幅をゲート側壁８の
幅で決まる狭い値に設定することができるパ最後に同図
（ｆ）に示すように、層間絶縁膜としてＰＳＧＳｉＯ１
基板全面に形成し、コンタクトホールを形成する。そし
て、コンタクトホールを介して、Ａｌ膜１１による配線
層を形成する。
領域３ａのドレイン側のゲート側壁８を覆うようにレジ
スト膜６ｃを形成する。その後、レジスト膜６ｃ、ゲー
ト電極５ａ、５ｂ及びゲート側壁８をマスクにしてＡｓ
のイオン注入を行い、不純物の高いソース・ドレイン層
９を形成する。この時のドーズ量は１０ ”／ｃｍ”と
した。この工程によって、ドレイン側のドープ層７ｃの
幅をゲート側壁８の幅と無関係に広く設定することがで
き、かつソース側のドープ層７ａの幅をゲート側壁８の
幅で決まる狭い値に設定することができるパ最後に同図
（ｆ）に示すように、層間絶縁膜としてＰＳＧＳｉＯ１
基板全面に形成し、コンタクトホールを形成する。そし
て、コンタクトホールを介して、Ａｌ膜１１による配線
層を形成する。
以上の方法により、ソース・ドレイン耐圧が１４Ｖ以上
のヒユーズ用トランジスタを周辺用トランジスタととも
に集積化することができた。
のヒユーズ用トランジスタを周辺用トランジスタととも
に集積化することができた。
本発明によれば、ＤＲＡＭ等の微細化に伴って生じるヒ
ユーズ用トランジスタのソース・ドレイン耐圧の低下を
抑えることができ、選択下ヒユーズのみを安定に溶断す
ることが可能となる。
ユーズ用トランジスタのソース・ドレイン耐圧の低下を
抑えることができ、選択下ヒユーズのみを安定に溶断す
ることが可能となる。
第１図（ａ）〜（ｆ）は本発明の実施例を示す工程図、
第２図はヒユーズ回路、 第３図は従来のトランジスタの問題点を示す図である。 図において、 １．２１は半導体基板、 ２はフィールド酸化膜、 ３ａは第１のトランジスタ領域、 ３ｂは第２のトランジスタ領域、 ４．２２はゲート絶縁膜、 ５ａ、５ｂ、２３はゲート電極、 ６ａ、６ｂ、６ｃはレジスト膜、 ？ａ、７ｂ、７ｃ、２６はドープ層、 ８．２４はゲート側壁、 ９．２５はソース・ドレイン層、 １０はＰＳＧ膜、 １１はＡ１膜、 ３１はヒユーズ用トランジスタ、 ３２はヒユーズ、 である。 第 図 （￥４１） 本を呻Ｉｔのｒ沢シ列Ｅ示了工ａＴ［Ｔ］ Ｏ第 イ 口 （そ／ＩＺ）
第２図はヒユーズ回路、 第３図は従来のトランジスタの問題点を示す図である。 図において、 １．２１は半導体基板、 ２はフィールド酸化膜、 ３ａは第１のトランジスタ領域、 ３ｂは第２のトランジスタ領域、 ４．２２はゲート絶縁膜、 ５ａ、５ｂ、２３はゲート電極、 ６ａ、６ｂ、６ｃはレジスト膜、 ？ａ、７ｂ、７ｃ、２６はドープ層、 ８．２４はゲート側壁、 ９．２５はソース・ドレイン層、 １０はＰＳＧ膜、 １１はＡ１膜、 ３１はヒユーズ用トランジスタ、 ３２はヒユーズ、 である。 第 図 （￥４１） 本を呻Ｉｔのｒ沢シ列Ｅ示了工ａＴ［Ｔ］ Ｏ第 イ 口 （そ／ＩＺ）
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板（１）上の第１のトランジスタ領域
（３ａ）と第２のトランジスタ領域（３ｂ）にゲート絶
縁膜（４）及びゲート電極（５ａ、５ｂ）を形成する工
程と、 第２のトランジスタ領域（３ｂ）をレジスト膜（６ｂ）
でマスクして反対導電型不純物を選択的に導入すること
により、第１のトランジスタ領域（３ａ）にドープ層（
７ａ、７ｃ）を形成する工程と、 前記レジスト膜（６ｂ）を除去した後、第１のトランジ
スタ領域（３ａ）をレジスト膜（６ａ）でマスクして反
対導電型不純物を選択的に導入することにより、第２の
トランジスタ領域（３ｂ）に、前記ドープ層（７ａ、７
ｃ）より不純物濃度の高いドープ層（７ｂ）を形成する
工程と、 前記レジスト膜（６ａ）を除去した後、第１及び第２の
トランジスタ領域（３ａ、３ｂ）におけるゲート電極（
５ａ、５ｂ）の側壁にゲート側壁（８）を形成する工程
と、 第１のトランジスタ領域（３ａ）におけるゲート電極（
５ａ）のドレイン側近傍をレジスト膜（６ｃ）でマスク
して、反対導電型不純物を選択的に導入することにより
、該ゲート電極（５ａ）のドレイン側のドープ層（７ｃ
）の幅がソース側のドープ層（７ａ）の幅より広くなる
ように、ソース・ドレイン拡散層（９）を形成する工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276754A JPH02122648A (ja) | 1988-11-01 | 1988-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276754A JPH02122648A (ja) | 1988-11-01 | 1988-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122648A true JPH02122648A (ja) | 1990-05-10 |
Family
ID=17573877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276754A Pending JPH02122648A (ja) | 1988-11-01 | 1988-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122648A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523246A (en) * | 1995-06-14 | 1996-06-04 | United Microelectronics Corporation | Method of fabricating a high-voltage metal-gate CMOS device |
| KR100365483B1 (ko) * | 1999-03-19 | 2002-12-18 | 가부시끼가이샤 도시바 | 반도체장치의 제조방법 |
| KR100620656B1 (ko) * | 1998-12-28 | 2006-12-05 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286265A (ja) * | 1986-06-05 | 1987-12-12 | Toshiba Corp | 絶縁ゲ−ト型半導体装置およびその製造方法 |
-
1988
- 1988-11-01 JP JP63276754A patent/JPH02122648A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286265A (ja) * | 1986-06-05 | 1987-12-12 | Toshiba Corp | 絶縁ゲ−ト型半導体装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523246A (en) * | 1995-06-14 | 1996-06-04 | United Microelectronics Corporation | Method of fabricating a high-voltage metal-gate CMOS device |
| KR100620656B1 (ko) * | 1998-12-28 | 2006-12-05 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 제조방법 |
| KR100365483B1 (ko) * | 1999-03-19 | 2002-12-18 | 가부시끼가이샤 도시바 | 반도체장치의 제조방법 |
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