JPH02123449A - コンピュータ・システム及びコンピュータ・システムを作動させる方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はコンピュータに関し、さらに具体的には、コン
ピュータが、その回路切換え速度より低い２進切換え速
度の回路で動作できるようにコンピュータの実行速度を
制御するための制御システム及びその動作方法に関する
ものである。

Ｂ、従来技術 サイクル・タイムが可変なマイクロコンピュータが、従
来技術で知られている。米国特許箱４５０９１２０号明
細書には、マイクロコンピュータ用の装置が開示されて
いる。この装置は所期のアクセス・サイクル遅延を表す
２進値を記憶するためのパラメータ・ラッチ・レジスタ
を備えている。

この遅延は、マイクロプロセッサを使用不能状態に置き
、読取りコマンドまたは書込みコマンドに装置が反応す
るための追加時間を与えることによって実現される。パ
ラメータ・ラッチ・レジスタは、製造時または命令実行
時に２進値を受け取るようになっている。

同様に、米国特許第４０６００９８号明細書には、低速
メモリを備えたマイクロプロセッサ・システム向けのパ
ルス伸長機能が開示されている。

論理回路でクロック・パルスを伸長する。マイクロプロ
セッサに通常供給されるパルスの幅と整合するアクセス
時間より長いアクセス時間が必要なメモリ位置にアドレ
スするとき、このクロック・パルスがマイロプロセッサ
・チップに供給される。

また、異なる通信回線を介して通信を行なうとき、異な
るサンプリング率で動作させることも知られている。米
国特許箱３９０９９７１号明細書にそのようなシステム
が開示されている。

Ｃ１発明の概要 コンビ〜□−夕は、演算論理回路、メモリ・アドレス制
御装置、入出力アドレス制御装置及び実行制御装置を備
えた主処理装置を内蔵している。コンピュータはまた、
割込み処理モジュールを含むオペレーティング・システ
ム・プログラムを内蔵している。主処理装置の実行制御
装置を介してオペレーティング・システムによって制御
される可変周波数クロック発振器が開示されている。コ
ンピュータをその入出力アダプタ群の１つと同期させる
必要がある場合、あるいは低速回路が利用されていない
ときにクロックをスピード・アップする必要がある場合
、実行プログラムの機械レベルの命令によってクロック
速度を変更する。クロック速度は、割込み処理モジュー
ルによって変更させる。適切に実行するのに長いサイク
ル・タイムを要する回路やプログラムも割込みレベルに
置く。

例を挙げると、もっとも低いクロック速度を必要とする
機械チエツク・プログラムには割込みレベル０を割り当
てる。低速回路を使用する入出力アダプタには、割込み
レベル１．２及び３を割り当てる。高速回路アダプタに
は割込ろレベル４ないし７を割り当てる。割込みが発生
したとき、その割込みを処理する機械語プログラムがま
ず発振器のクロック速度を、割込みを受け取ったときの
割込みレベルに対して定義された速度に変更する。

割込みの処理後、発振器クロック速度は、割込み発生時
に割込みレベルで動作していたプログラムの速度に戻る
。

本発明の好ましい実施例のシステムは、割込みレベルを
用いてコンピュータのクロック速度を制御し、最大コン
ピュータ速度で動作できない回路と同期をとって動作す
ることができる。例を挙げると、４メガヘルツでパーソ
ナル・コンピュータと共に動作するように設計されてい
る回路カードは、新しい世代のコンピュータの１０また
は２０メガヘルツのクロック速度では動作できないこと
になる。本発明を利用すると、新しいコンピュータのク
ロック速度をもっとも低速の回路カードの速度にまで永
久的に落とす必要がない。クロ・ツク速度の制御に使用
される割込みレベルは、ノ入−ドウェアで実現すること
もでき、また割込みエンティティの識別にもとづいて論
理的解決を行なうプログラムによって実現することもで
きる。この割込みエンティティは入出力装置アダプタ・
コプロセッサあるいはその他の装置もしくはコンピュー
タで実行されるプログラムのいずれでもよい。最大コン
ピュータ速度より低い速度でプログラムを実行すること
が好ましい状況の例としては、エラー回復プログラムの
実行時などがある。エラーが高速で動作しているコンピ
ュータ回路によって生じた可能性があるので、低速での
実行で信頼性のより高いコンピュータ・エラー診断が実
行できる。

本発明の１つの利点は、半導体技術や回路の複雑性のた
めにより長いサイクル・タイムを必要とする回路とコン
ピュータが整合して動作でき、同時にそれらの特定の回
路がコンピュータの動作に関与しないときにはコンピュ
ータが最高速度で動作できることである。

本発明の別の利点は、より長いサイクル・タイムを必要
とする回路を、本発明のコンピュータと整合させるため
に変更する必要が全くないことである。

さらに別の利点は、これらの低速入出力アダプタを働か
せる装置ドライバ・プログラムも本発明では変更なしに
使用できることである。

さらに、これらの装置ドライバは、本発明のコンピュー
タの低速入出力アダプタと高速入出力アダプタを共に働
かせることができる。たとえば、コンピュータが、２０
０ナノ秒のサイクル・タイムで走行するように設計され
た回路を備えたディスケット入出力アダプタと、同じソ
フトウェア・インターフェースに適合するように設計さ
れているが１００ナノ秒サイクルでしか動作できない回
路を備えたハード・ディスク駆動装置アダプタを備えて
いる場合などには、これは有利である。

本発明の上記及びその他の利点は、本発明のコンピュー
タで異なる速度の各アダプタを異なる割込みレベルに置
くことにより実現される。割込みハンドラは装置ドライ
バ・プログラムに制御を渡す前に、割込みアダプタの速
度に適合するようにコンピュータの速度を変更する。

Ｄ、実施例 第１図に、コンピュータ・ハードウェアの構成のブロッ
ク・ダイヤグラムを示す。演算論理装置、アドレス制御
装置及び実行制御装置を内蔵している通常のコンピュー
タ・プロセッサをブロック１１に示す。プロセッサ１１
はバス１５と１７を介してメモリ１３にアドレスを供給
し、またメモリ１３との間でデータのやりとりを行なう
。複数の入出力アダプタ２１．２３及び２５がメモリ１
３と並列に接続されている。これらのアダプタは、割込
み要求バス１９の線群の１本に、いつサービスが必要か
をプロセッサ１１に示す信号を供給する。出力線３３上
にクロック・パルス列を供給するシステム・クロック３
１によって、回路１１．１３及び２１ないし２５のすべ
てが同期される。

線３３上に供給される出力パルスの周波数は、クロック
制御線３５を介してプロセッサ１１からシステム・クロ
ック３１に転送されるデータ・ワードによって制御され
る。本例では、アダプタ２１と２３は１００ナノ秒のク
ロック・サイクルで動作できるが、アダプタ２５はプロ
セッサ１１からアドレスされたコマンドを適切に受け取
り、データと状況をプロセッサ１１に送るのに２００ナ
ノ秒サイクルを必要とする。

割込み要求バス１９は、８本の独立した割込み線Ｏ〜・
７を備えている。各線はレジスタを介して電圧諒に接続
されている。割込め要求は、要求側入出力アダプタが割
込み要求線群の１本を接地レベルすなわちＯボルトに接
続すると生成される。

この割込み要求信号の極性により、複数の入出力アダプ
タが同じ割込みレベルを共用することが可能となる。割
込みレベルの共用時には、開放型コｌ／クタ線ドライバ
により出力信号が駆動される。

割込み要求バス１９の各線はパルスの立上りまたは立下
りに応答するのではなく、電圧レベルの影響をうける。

割込み動作のより詳しい説明は、ｒＩＢＭパーソナル・
システム／２モデル８０技術解説書（ＩＢＭ　Ｐｅｒｓ
ｏｎａｌ　Ｓｙｓｔｅｍ／２Ｈｏｄｅｌ　８０Ｔｃｃｈ
ｎｉｃａｌ　Ｒｅｆｅｒｅｎｃｅ　Ｍａｎｕａｌ）　Ｊ
　Ｎインターナシ９ナル・ビジネス・マシーンズ・コー
ポレーション、１９８７年刊の２−６３．６４．６５、
及び３−２９．３０の各ページに出ている。

入出力アダプタ２１．２３及び２５はそれぞれ、ハード
ワイヤ式論理回路で実現され、あるいは固有の周波数で
動作する専用の発振器とクロックを持つマイクロプログ
ラム式マイクロブロセラザとして実現される。この論理
回路またはマイクロプロセッサは、状況レジスタなどの
各種１／ジスタに２進データを記憶し、データ・レジス
タとの間で２進データをやりとりする。この場合、動作
はすべて固有のクロック速度で行なイっれる。このクロ
ック速度は、プロセッサ１１が動作できるクロック速度
よりはるかに低速でもよい。システム・クロック制御線
３５は各入出力アダプタ回路に同期信号を供給し、した
がってプロセッサ１１によってそのデータ・レジスタに
入れられたデータが有効なとき、あるいはアダプタのデ
ータ・レジスタ内のデータが読取りにとって有効なこと
をプロセッサ１１が予想するとき、アダプタがその冑を
知ることができる。このような入出力アダプタ回路はが
つて使用されていた。このような入出力アダプタの例が
、米国特許第４００６４８５号明細書に開示されている
。その特許の開示を引用により本明細書に組み込む。こ
の特許に開示されているアダプタは、演算論理装置、読
取り専用メモリなどを存する専用のマイクロプロセッサ
を使って、通信ルーフをプロセッサに接続するものであ
る。

第２図は、第１図のブロック３１に示したようなシステ
ム・クロックの１例である。発振器１０１は比較的高い
周波数で動作し、カウンタ１０３を駆動する。カウンタ
１０３は２進カウンタである。カウンタ１０３の各段（
１ｏ３ａと１０３ｂ）で周波数が半分ずつ低下する。た
とえば、発振器１０１が２０メガサイクルで動作する場
合、５０ナノ秒ごとに丸１サイクルが完了する。発振器
ＪＯ１の出力は直接Ａ　Ｎ　Ｉ）ゲート１０７に供給さ
れる。レジスタ１０５の第７段もＡＮＤゲート１０７に
接続される。２進値の１ビットがレジスタ１０５の第７
段に出現した場合、ＡＮＤゲー）１０７は、ＯＲゲート
１１３に発振器１０１の出力をフリップ・フロップ１１
５のトグル入力部に供給させる出力を供給する。フリッ
プ・フロップ１１５は１．　ＯＯナノ秒ごとにセット及
びリセット・サイクルを一巡する。フリップ・フロップ
１１５の出力は主ブロックであり、プロセッサ１１、メ
モリ１３及びアダプタ２Ｌ　２３．２５に供給される。

さらに、プロセッサ１１はこの１００ナノ秒クロック・
サイクルをカウントダウンして、プロセッサ１１が必要
とする様々なりロック位相をもたらす。多くの場合、各
クロック位相の持続時間も１００ナノ秒である。装置ア
ダプタ２５を働かせるのにプロセッサ１１が４００ナノ
秒の持続時間を必要とする場合、たとえば、２進値の１
ビツトがレジスタ１０５の第５段に記憶され、２進値ゼ
ロが第６段と第７段に記憶される。カウンタ１０３の第
１段（１０３ｂ）はＡＮＤゲー１−１１１に接続されて
いる。レジスタ１０５の第５段もＡＮＤゲート１１１に
接続され、２分割した発振器周波数がＯＲゲート１１３
を介してフリップ・フロップ１１５のトグル入力部にい
つ送り込まれるかを判定する。カウンタ１０３の第（１
（１０３ａ）は発振器周波数の半分の周波数で動作し、
第１段（１０３ｂ）は発振器周波数の１／４の周波数で
動作するので、フリップ・フロップ１１５は４００ナノ
秒ごとにセットされ、その２００ナノ秒後にリセットさ
れる。このようにして、フリップ・フロップ１１５は、
コンピュータ１１とアダプタ２１．２３及び２５に持続
時間が４００ナノ秒の一連のサイクルを供給する。第２
図の回路は本発明では十分に働くが、より精巧な既知の
回路（たとえば、位相ロック・ループその他の機能など
を含むもの）では適切な状況でシステムを全般的に向上
させる。ただし、本発明の実施に関しては、第２図のこ
の回路によりそのような精巧なりロック・システムに付
随する複雑さが避けられる。

第３図は、割込み要求バス１９の接続部の詳細図である
。第３図に示すように、割込み要求線３０５と３０６が
、第１図の入出力アダプタ２１と２３からハードウェア
割込み要求レジスタ３１１の第５段と第６段に接続され
ている。同様に、第１図の入出力アダプタ２５は、割込
み要求線３０３を介して、割込み要求レジスタ３１１の
第３段に接続されている。その他の入出力アダプタ（図
示せず）も、サービスの適切な優先順位設定及び本発明
の利用による適切なりロック速度の設定が行なえるよう
に必要に応じて同じ割込み線及びその他の割込み線に接
続される。ハードウェア割込み要求レジスタに記憶され
る割込みのほかに、レジスタ３１３はプログラム命令に
よってセットできる８つの２進ビツトの記憶域を備えて
いる。これら２つのレジスタの第０段ないし第７段の各
段は対応する段と個別にＯＲされ、その出力が主割込み
要求レジスタ３１５の対応する段に接続されている。主
割込み要求レジスタ３１５の８つの段は、それぞれＯＲ
ゲート３１７によって共に論理的にＯＲされ、割込み要
求保留信号を供給する。

レジスタ３１３と同様に、レジスタ３１５も機械レベル
のプログラム命令によりアクセス可能である。ただしこ
の場合は、レジスタ３１５に記憶されている２進ビツト
・パターンを読み取ることが目的である。割込み処理プ
ログラムは、割込み要求保留信号に応答してレジスタ３
１５の内容を読み取り、どの割込みを最初に処理するか
を決定する。通常、０〜７までの一連の優先順位が選択
される。ただし、Ｏが最高の優先順位で７が最低の優先
順位である。この場合は、割込み処理プログラムは優先
順位が最高のレジスタ３１５に記憶されている２進ビツ
トに応答することになる。

本発明を利用した割込み要求及びサービスの動作は、第
４図を参照するとさらによく理解できる。

第４図は、本発明の動作に関する流れ図である。

本例では、低速回路を有する入出力アダプタに割込みレ
ベル１．２及び３を割り当てる。最低１００ナノ秒のク
ロック・サイクル持続時間で動作する高速回路アダプタ
には、割込みレベル４〜７を割り当てる。

判断ブロック４１１は第３図のＯＲゲート３１７の出力
に応答し、プロセッサ１１内で走行しているプログラム
に割込みが保留であると知らせる。

次に、ブロック４１３で、割込み処理プログラムが、レ
ジスタ３１５の内容を読み取ってどのレベル割込みを受
け取ったかを判定する。受け取った割込み要求のレベル
を判定した後、割込み処理プログラムは、割込みレベル
１〜７については第１表に示した個所に、また割込みレ
ベル０の場合は第２表に示した個所にそれぞれ飛び越す
。

第１表 ＣＬＩＨＥＮＴ　ＴＩ　Ｘ９．　Ｘ’７０°　レベル１
．２．３のいずＪＺ　５ＡＩＲＤＩＯれでもない場合は
、エンジン速度変更を飛び越す。

ＤＩＳＡＢＬＥ　　　　レベル割込みを禁止する。

ＩＦＯＨＮ０ＶＳＬＯ，＝ｃ　ｙジン速度が低下シテ５
ＡＩＫＤＯＩ　　　　　いるか。

５ＥＴＯＮ　Ｎ０ＷＳＬＯ／−は速度がたった今減ＯＩ
　Ｘ？、Ｘ’４０’　　速され、このレベルに変更され
たことを示す。

ＫＤＯ１エンジン速度をＣＰＵ ＫＤＯ２速度２（２００ナノ秒サ イクル・タイム）に変更 する。

５ＡＩＫＤＯＩ ＥＮＡＢＬＥ Ｌ・ベル割込みを可能にす Ｓ　Ａ　Ｉ　ＲＤ　］１０ １スＱｌｌ： る。

Ｃ１，１ｌ−ＩＥＸＴ’「 Ｘ７．Ｘ’４０’ ５ＡＩＫＤＯ２ χ７．Ｘ’ＢＦ ＤＯ ＤＯ 速度がこのレベルに変更 されない場合は、エンジ ン速度を変更せずに終了 する。

それ以外の場合は、この レベルの制御フラグをク リアする。

エンジン速度をＣＰＵ速 度３（１，００ナノ秒サイ クル・タイム）に変更す る。

５ＡＩＫＤＯ２ ＥＴＯＦＦ ＥＱＵ＊ ０ＶＳＬＯ 速度変更済めフラグをク リアする。

このレベルに留まれるよ うにする。

ＬＶＬＯＥＮＴ　　Ｋ、Ｄｏ に、Ｄｏ ＤＯ ＤＯ 第２表 エンジン速度をＣＰＵ 速度２　（２００ナノ秒 サイクル・タイム）に 変更する。

エンジン速度をＣＰＵ 速度１．（４００ナノ秒 サイクル・タイム）に 変更する。

ＬＶＩ、０ＥＸＩＴ にＤｏ ＤＯ Ｘ４．Ｘ’０４’ ＳＭＩＫＤＯ５ 前レベルは４．５．６． ７のいずれか。

飛び越さずにレベル１． ２．３を処理する。

エンジン速度をＣＰｔ１ 速度３に変更する。

（１００ナノ秒速度にリ セットする）。

ＳＭＩＫＤ０５１ Ｓ１４１ＫＤＯ５ Ｓ１４ＫＤＯ５１ ＤＤ ＤＯ Ｅ　ｏ　ｕ　＊ エンジン速度をＣＰＵ速 度２に変更する（２００ ナノ秒速度にセットす る）。

主マスクが現レベルに留 まれるようにする。

次に第１表を参照し、アダプタ２５からレベル３の割込
みを受け取ったとき、アプリケーション・プログラムが
レベル７で実行されていたと仮定す−２す る。現在実行中の命令の終了時に、プロセッサ１１のハ
ードウェアがそのアプリケーション・プログラムの実行
を中断し、オペレーティング・システムの割込み処理プ
ログラムに制御を渡す。次に、ブロック４１３で割込み
処理プログラムが、レジスタ３１５の内容を使って割込
みレベル・ゼロを受け取ったか否かを判定する。それが
レベル・ゼロの割込みである場合は、第２表にＬ　Ｖ　
Ｌ　ＯＥ　ＮＴ（レベル・ゼロ割込み入力点）で示す命
令に制御が渡される。レベル・ゼロの割込みでない場合
は、第１表にＣＬＩＨＥＮＴ（共通レベル割込みハンド
ラ入力点）で示す行の命令に制御が渡される。最初の命
令は割込みレベルがレベル１．２．３のいずれのレベル
でもないかどうかを判定するための即時検査である。割
込みがそのような低速割込みレベルのいずれでもない場
合は、クロック速度を変更する必要はなく、処理の流れ
はクロック速度変更命令を飛び越すことになる（ＪＺ　
　ＳＡ　Ｉ　ＲＤ　Ｉ　Ｏ）。その割込みはレベル３の
割込みだったので、速度が実際に変更される以前にそれ
以後の割込みを禁止する。次にフラグＮ０ＷＳＬＯがイ
エスかどうか検査して、クロックが以前の割込み１．２
、または３によって既に低速に設定されているか否かを
調べる。イエスの場合は、速度変更命令に分岐Ｌ（ＩＦ
ＯＮ　　Ｎ０ＷＳＬＯ。

５ＡＩＫＤＯ１）、高い優先順位の割込みが発生した場
合に割込みを再度可能にする。

あらゆる無動作の場合を考慮して第１表の５ＥＴＯＮ　
　Ｎ０ＷＳＬＯ命令によってＮ０ＶＳＬＯフラグが設定
され、ＯＩ　　Ｘ７、Ｘ’４０’がこのレベルでクロッ
ク速度が変更されたことを示すレジスタ７の別のフラグ
を設定する。次に、第２図のレジスタ１０５の第６段に
２進値１をロードし、第７段に２進値ゼロをロードする
ＫＤＯ１とＫＤＯ２の命令がそれぞれ実行される。これ
により、フリップ・フロップ１１５が５メガヘルツで稼
働し、アダプタ２５が必要とする２００ナノ秒のサイク
ルを生成する。その後アダプタ２５の要求を処理するブ
ロック４１９の装置ドライバ・プログラムに制御が渡さ
れる。割込みが可能になっており、別のアダプタからの
割込みが発生する可能性があることを想起されたい。そ
のような割込みがあると、第４図のブロック４２１でこ
の装置ドライバ・プログラムを中断させて、優先順位の
高いブロック４１３よりもブロック４２３と４２５のア
ダプタを働かせることができる。割込みが行なわれない
場合、ブロック４２７で装置ドライバ・プログラムのタ
スクが完了される。ブロック４２９で、第１図のアダプ
タ２５を働かせるために中断していたアプリケーション
・プログラム・タスクを復元するため、割込みハンドラ
に制御が戻される。中断しているタスクに制御が戻され
る前に、割込みハンドラは中断している割込みレベルの
速度にコンピュータを復元しなければならない。このよ
うな復元は、第１表の終わりにＣＬＩＨＥＸＩＴで示す
命令に詳しく示されている。

まず即時検査命令（ＴＩ）が実行され、割込みレベル３
に入ったときにクロック速度が変更されたことを示すレ
ジスタ７のフラグがセットされているかどうか検査が行
なわれる。クロック速度が変更されていない場合は、第
１表のプログラムがゼロ（ＪＺ）から出口点５ＡＩＫＤ
Ｏ２に飛び越す。そうでない場合は、フラグがクリアさ
れ、より速い速度に戻る。

第２表の命令も同様に動作して、コンピュータ速度をレ
ベル・ゼロの割込み用の４００ナノ秒のサイクル・タイ
ムに変更する。

本発明を利用したコンピュータ構成の他の例では、複数
の入出力アダプタが同一の割込みレベルでコンピュータ
に接続されており、これらのアダプタのうちには、それ
以外のアダプタが動作できる速度より遅い速度で動作す
るものもある。優先順位と接続されている入出力装置ア
ダプタによる速度要求を共に満たすために、同一の割込
みレベルでそのような付加機構が必要となる可能性があ
る。

割込みアダプタが高速で動作できると判定されたのちに
、コンピュータの実行速度を高速入出力アダプタの速度
に復元することにより、性能を向上させることができる
。これはポーリング・リストに、アドレス、アダプタの
タイプ、装置ドライバ・プログラムを指すポインタ等ア
ダプタに関するその他の情報と一緒にアダプタ速度の表
を維持することによって実現される。

第４図のブロック４１６で割込みアダプタを識別するた
めアダプタを確実にポーリングするには、その割込みレ
ベルの最も低速のアダプタの速度にコンピュータを変更
する。割込みアダプタが識別されると、装置ドライバ・
プログラムがそのアダプタを活動させる間に、そのアダ
プタの速度と第４図のブロック４１８と４２０のコンピ
ュータ実行速度を一致させるため、ポーリング・リスト
のそのアダプタに関する速度項目が使用される。

以上、本発明を他の複雑な周辺の事象から切り離すこと
によって理解しやすくするため、重要でない点について
は簡略化して、好ましい実施例に関して本発明を説明し
たが、当業者には理解できるように、本発明の精神及び
範囲から逸脱することなく、実施態様に各種の変更を加
えることができる。

Ｅ１発明の効果 、１・、述のごとく、本発明によれば、各アダプタ回路
に従って処理速度を制御可能としたので、サイクルタイ
ムの異なる機器の整合が容易にかつ効果的に達成される
。

【図面の簡単な説明】

第１図は、本発明を利用したコンピュータのシステム・
ブロック・ダイヤグラムである。 第２図は、本発明で使用されるシステム・クロックの例
を示した図である。 第３図は、割込み要求線と接続のプロセッサ１１の詳細
図である。 第４図は、本発明の動作の流れ図である。 １１・・・・プロセッサ、１５．１７・・・・バス、１
３・・・・メモリ、２１．２３．２５・・・・入出力ア
ダプタ、１９・・・・割込み要求バス、３３・・・・出
力回線、３１・・・・システム・クロック、３５・・・
・クロック制御回線、１０１・・・・オツシレータ、１
０３・・・・カウンタ、１０３・・・・コンピュータ、
１０５・・・・レジスタ、１０７．１１１・・・・ＡＮ
Ｄゲート、１１３・・・・ＯＲゲート、１１５・・・・
フリップ・フロップ、３１１・・・・バードウＹ７ア割
込み要求レジスタ、３０３・・・・割込み要求回線、３
１３・・・・レジスタ、３１５・・・・主剤込み要求レ
ジスタ、３１７・・・・ＯＲゲート。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーシイン 代理人　　弁理士　　頓　　宮　　孝 （外１名）

Claims (3)

【特許請求の範囲】
1. （１）処理装置と、 割込み線によって前記処理装置に接続されたそれぞれ予
   定の速度で動作可能な複数の入出力アダプタ回路と、 前記処理装置から速度制御命令を受け取るように前記処
   理装置に接続され、またクロック・サイクルを前記処理
   装置及び前記アダプタ回路へ供給するように前記処理装
   置と前記アダプタ回路に接続されたクロック・サイクル
   生成装置と、 １つの前記アダプタ回路からの割込みに応答して、前記
   １つのアダプタ回路が動作可能な速度のクロック・サイ
   クル生成を指示する速度制御命令を前記クロック・サイ
   クル生成装置に発行するための前記処理装置に関連する
   手段と、 を含む割込み制御されたクロック速度を有するコンピュ
   ータ・システム。
2. （２）レジスタ中に記憶された値によって制御される可
   変周波数クロックを有するコンピュータ・システムにお
   いて、 割込みレベルによって決定されるクロック周波数で該割
   込みレベルのプログラムを実行する処理装置及び記憶装
   置を入出力装置へ接続する複数の入出力アダプタ回路を
   備え、前記処理装置は、前記複数の入出力アダプタの１
   つからの割込みに応答して、前記レジスタに記憶された
   現在の値の指示を記憶し且つ該レジスタの値を他の値に
   変える第１命令、 前記入出力アダプタ回路によって要求された機能を実行
   する第２命令、 先の前記実行プログラムに戻る前に、前記現在の値の前
   記記憶された指示を取り出し且つ、前記レジスタに記憶
   された前記他の値を前記現在の値に戻すことにより、割
   込み発生時の周波数に前記クロック周波数を復帰させる
   第３命令、 を実行するように構成されている、割込み制御されたク
   ロック速度を有するコンピュータ・システム。
3. （３）レジスタに記憶された値により制御される可変周
   波数クロックを有するコンピュータ・システムにおいて
   、 割込みレベルによって決定されるクロック周波数で当該
   割込みレベルにおけるプログラムを実行するステップ、 複数の入出力アダプタ回路の１つからの所与の割込みレ
   ベルにおける割込み要求に応答するステップ、 前記レジスタに記憶された現在の値の指示を記憶するス
   テップ、 前記レジスタに記憶された前記値を前記割込みが受領さ
   れたレベルによって決定される他の値に変更するステッ
   プ、 前記入出力アダプタ回路によって要求された機能を実行
   するステップ、 前記現在の値の記憶指示値を取り出すステップ、前記ク
   ロック周波数を割込みの発生時の周波数に復帰させるた
   めに、前記レジスタに保持された前記他の値を前記現在
   の値に戻すステップ、先のプログラムの実行に戻るステ
   ップ、 とからなることを特徴とするコンピュータ・システムに
   おけるクロック速度の割込み制御方法。