JPH02176813A - 中央処理装置およびタイマ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理システムの中央処理装置（ＣＰＵ
）に関し、特にタイマ処理に関連した中央処理装置の改
良に関する。

第３図は、タイマ処理に直接関連する中央処理装置の内
部構成およびシステム構成を示すもので、１は中央処理
装置、２は外部バス、３は外部メモリである。

従来、このようなシステム構成において、タイマ処理は
外部メモリ３に格納されているソフトウェアによって中
央処理装置１上で実行されている。

このソフトウェアは通常、オベレーティ／グ（Ｏ８）で
ある。

中央処理装置１は、Ｏ８を含むソフトウェアを順次実行
してゆくだめの命令解読や内部制御を行うシーケンサ４
、算術論理演算のための演算回路５、外部バスとのデー
タ転送を制御する外部インタフェース回路６、さらにタ
イマ処理に直接関連したハードウェアとして単位時間を
測定し、単位時間毎に割込み信号ａによってシーケンサ
４に通知するタイマ７を有し、これを内部バス８によっ
て接続した構成であるが、内部メモリ９を備えているこ
ともある。内部メモリ９がない場合はタイマ処理用の管
理情報を外部メモリ３に格納することになるが、内部メ
モリ９がある場合はタイマ処理用管理情報を内部メモリ
９に記憶させることができるため処理の高速化に有利で
ある。

第４図はタイマ処理を説明するためのＯ８の概念図であ
る。ＯＳ　１０は各種処理１１の機能を有し、このｏ　
ｓ　ｉｏの下で動作する各種プログラム１２は０８ＩＯ
に対して各種処理要求を出し、その結果を受は取る。タ
イマ処理もＯＳ　１０の一つの処理１１として位置づけ
られるが、各種プログラム１２から独立にタイマ処理要
求が出されることが多いので、−般にＯＳ　１０は複数
の時間管理が可能なタイマ処理の機能を持っている。

タイマ処理の管理情報を記憶するため、第５図に示すよ
うな形式のタイマ管理領域１３がメモリ１４（外部メモ
リ３または内部メモリ９）に設けられる。この例は複数
の時間管理が可能な場合であり、タイマ管理領域１３と
してタイマＯからタイマｎ’１でのｎ　＋　１個の領域
がある。

第６図はタイマ処理の手頴を示している。単位時間ごと
に中央処理装置ｌ内のタイマ７から割込み信号が発生し
、タイマ処理が開始する。

タイマ処理はタイマＯ処理（２１）、　　タイマ１処理
（２５）　、・・・、タイマｎ処理（２６）と続く。タ
イマＯ処理（２１）の内容はメモリ１４上のタイマ０管
理領域１３の読み出しく２２）　、この読み出しデータ
に含まれているタイマ値の減算（２３）、その結果のタ
イマＯ管理領域１３への書き込み（２４）である。

タイマ】処理（２５）　、・・・　タイマｎ処理（２６
）も同様である。

タイマｎ処理（２６）の次にタイマ０判定（２７）　。

タイマ１判定（２９）　、・・・、タイマｎ判定（３１
）が行われる。タイマ０判定（２７）ではタイマ０管理
領域からタイマ値を読み出しゼロ判定を行う。タイマ１
判定（２９）　、・・・　タイマｎ判定（３１）も同様
にそれぞれのタイマ値のゼロ判定を行う。タイマ値が０
の場合は、そのタイマを使用しているプログラムに対し
て０３ＩＯよりタイムアウト通知が行われる。

具体的には、以上の処理は命令実行の形で中央処理装置
１内で行われ、タイムアウト通知°は外部メモリ３上の
特定記憶領域への情報書き込みによって行われる。

発明が解決しようとする課題 しかし、かかるＯ８に依存したタイマ処理方式は、Ｏ８
の負担が大きくタイマ処理のためのオーバヘッドが増加
するため、各種プログラムの実行速度が落ちるという問
題があった。

本発明は、上述の問題点に鑑みてなされたもので、タイ
マ処理のためのＯ８などのソフトウェアの負担を軽減し
かつタイマ処理を高速化できる構成の中央処理装置を提
供することを目的とする。

課題を解決するだめの手段 上述の課題を解決するため、本発明による中央処理装置
は、その必須の構成要素であるシーケンサ、演算回路お
よび外部インタフェース回路のほかにタイマ処理のため
のタイマ回路を備え、このタイマ回路は、複数のタイマ
のタイムアウト時刻情報を記憶する手段と、この手段に
記憶されたタイムアウト時刻情報よりタイマのタイムア
ウトを検出する手段と、この手段によるタイムアウトの
検出を前記シーケンサに通知する手段と、前記検山手段
によりタイムアウトが検出されたタイマの番号を前記シ
ーケンサからの要求に応じて前記内部バスへ出力する手
段と、前記シーケンサからの要求に応じて内部バスより
タイムアウト時刻情報を入力して前記記憶手段に記憶さ
せる手段と、複数のタイマの使用状況を管理する手段と
、前記シーケンサからの要求に応じて未使用のタイマの
番号を前記内部バスへ出力する手段とを有するという構
成を備えたものである。

作用 本発明によれば、中央処理装置は上述の回路構成のタイ
マ回路を有し、このタイマ回路によってタイマの使用管
理やタイムアウト監視などのタイマ処理の殆どがＯ８と
は独立して実行されるため、タイマ処理によるＯ８のオ
ーバヘッドが少なくなる。しかも、中央処理装置におい
てもタイマ処理の殆どが専用ハードウェアであるタイマ
回路で実行され、ソフトウェア実行のためのシーケンサ
の関与は極めて限定される。したがって、Ｏ８に依存し
たタイマ処理方式の場合に比較し、高速のタイマ処理が
可能であるとともにＯ８の下で動作する各種プログラム
の実行速度を向上できる。

実施例 第１図は本発明の一実施例による中央処理装置の概略構
成およびタイマ処理に関連したシステム構成を示すもの
で、５０は中央処理装置、５１１ｆｉ外部メモリ、５２
は外部バスである。

中央処理装置間は、必須構成要素としてのシーケンサ５
３、演算回路５４、外部インタフェース回路５５ととも
に１　タイマ処理のためのタイマ回路５６を内部バス５
７によって接続したものであるが、さらに内部メモリを
持っていてもよい。シーケンサ５３はタイマ処理、その
他の処理のための命令実行のための命令解読と内部制御
を行うものであシ、演算回路５４は到達タイマ値計算な
どの算術論理演算を行うもので、外部インタフェース回
路間は外部バス５２との入出力を制御するものである。

タイマ回路５６は複数のタイマの使用管理、タイムアウ
ト監視を行うもので、シーケンサ５３に対してタイムア
ウトを割込み信号すによって通知する。

なお、中央処理装置間は物理的には、単一の大規模集積
回路などの単一ユニット構成としても、複数の大規模集
積回路などからなる複数ユニット構成としてもよい。

タイマ処理の概略は次の通りである。Ｏ８の下で動作す
る各種プログラムよりＯ８に対しタイマ処理要求が出さ
れた場合、Ｏ８は中央処理装置Ｉに対し現在未使用のタ
イマの番号の読み出しを要求し、またタイムアウトする
までの時間（設定値）を指定してタイムアウト時刻（到
達タイマ値）設定を要求する。この場合、シーケンサ５
３は内部バス５７を通じ、タイマ回路５６より未使用タ
イマ番号と現在のタイマ値（現在時刻）を読み出し、読
み出した現在タイマ値と指定された設定時間を演算回路
５４で加算させて到達タイマ値を求め、この到達タイマ
値と読み出したタイマ番号をタイマ回路５６に書き込む
。また、シーケンサ５３は当該タイマ番号をＯ８へ通知
する。

他方、中央処理装置刃においては常時、タイマ回路５６
単独でタイムアウト監視を行い、複数のタイマのうち、
いずれかのタイマがタイムアウトすると割込み信号ｂＫ
よυシーケンサ５１へ通知する。

シーケンサ５３はこのタイムアウトの割込みが発生する
と、タイマ回路５６からタイムアウトしたタイマ番号を
読み出し、そのタイマを使用している各種プログラムに
対しＯ８を経由してタイムアウトを通知する（実際的に
は外部メモリ５１の特定領域への情報書き込み）。

このように、タイマ処理の殆どはＯ８とは独立して中央
処理装置製で実行されるため、タイマ処理によるＯ８の
オーバヘッドが少なくなる。しかも、中央処理装置間に
おいてもタイマ処理の殆どが専用ハードウェアであるタ
イマ回路５６で実行され、ソフトウェア実行のためのシ
ーク／す５３の関与は少ない。したがって、Ｏ８に依存
したタイマ処理方式の場合よりも、高速のタイマ処理が
可能であるとともに、Ｏ８の下で動作する各種プログラ
ムの高速実行が可能である。

第２図はタイマ回路５６の詳細構成を示すもので、６０
は内部バス５７との入出力を制御する内部バスインタフ
ェース回路、６１は回路各部を制御する制御回路である
。

６２は複数のタイマに対応した到達タイマ値（タイムア
ウト時刻情報）を記憶するためのＲＡＭ。

６３はＲＡ　Ｍ　６２のアドレス入力元を選択するため
のセレクタ、６４はＲＡ　Ｍ　８５の読み出しデータま
たは書き込みデータを保持するためのデータレジスタで
ある。

６５はタイマ番号より対応したＲＡＭ６２のアドレスを
生成するアドレス生成回路、６６はそのアドレスを保持
するためのアドレスレジスタで６る。

各種プログラムからのタイマ処理要求に対して未使用タ
イマを選択し、その到達タイマ値を設定するときＫは、
アドレスレジスタ６６の出力がセレクタ６３によって選
択されてＲＡ　Ｍ　６２に入力され、指定アドレスにデ
ータレジスタ６４の出力データが書き込まれる。

６８は各使用中タイマに対応するＲ　Ａ　Ｍ　６２のア
ドレスを連続的に生成する比較用アドレスカウンタであ
る。通常、この比較用アドレスカウンタ錦の出力がセレ
クタ６３によって選択され、ＲＡＭ６２から各タイマの
到達タイマ値が順次読み出されてデータレジスタ６４に
保持される。

６９は比較用アトｔ／スカウンタ６８の出力に対応した
タイマ番号に生成するタイマ番号生成回路である。　　
７０はタイムアウトしたタイマ番号（タイマ番号生成回
路６９の出力）を保持するためのタイマ番号レジスタで
ある。

７１は現在タイマ値（現在時刻）を計数するだめのタイ
マ用カウンタ、７２はタイマ用カウンタ７１の出力とデ
ータレジスタ６４の出力である各タイマの到達タイマ値
（タイムアウト時刻）のデータとを比較することによっ
てタイムアウトを検出する比較回路である。

７３は複数のタイマの使用状況を管理するだめのタイマ
使用管理回路である。

このような構成のタイマ回路について、以下その動作を
説明する。

まず各種プログラムよりタイマ処理が発生し、Ｏ８より
未使用タイマ番号の問い合わせ、時間設定が中央処理装
置に要求された場合の動作を説明する。

シーケンサ５３より、現在未使用のタイマの番号の読み
出し要求が内部バス５７を介しタイマ回路５６へ出され
る。タイマ回路５６において、タイマ使用管理回路７３
は一つの未使用タイマの番号中を出力し、内部インタフ
ェース回路６０はこのタイマ番号率を内部バス５７へ出
力する。シーケンｆ−５３はこの未使用タイマ番号率を
外部インタフェース回路５２を介して外部バス５２へ出
力し、外部メモリ５１へ書き込むことによりＯ８に未使
用タイマ番号を通知する。

次にシーケンサ５３から現在タイマ値（現在時刻）の読
み出し要求が出ると、内部バスインタフェース回路６０
はタイマ用カウンタ７１の計数値出力すなわち現在タイ
マ値を内部バス５７へ出力する。シーケンサ５３は、こ
の現在タイマ値とＯ８より指定された設定時間との加算
を演算回路５４に実行させる。加算結果すなわちタイム
アウト時刻である到達タイマ値は、内部バス５７に出力
される。

次にシーケンサ５３から未使用タイマ番号率と到達タイ
マ値の書き込み要求が出る。内部バスインタフェース回
路５３は、まず未使用タイマ番号率を内部バス５７から
入力しアドレス生成回路６５とタイマ使用管理回路７３
へそれぞれ与える。続いて内部バスインタフェース回路
６０は内１．（ス５７より到達タイマ値を入力し、デー
タレジスタ６４に与え、さらにタイマ使用開始信号Ｃに
より制御回路６１にタイマ使用開始を指示する。

アドレス生成回路６５は、タイマ番号率に対応するＲ　
Ａ　Ｍ　６２のアドレスを生成し、アドレスレジスタ６
６はこのアドレスを保持する。タイマ使用管理回路７３
は、当該タイマ番号率を使用中タイマ番号に変更する。

制御回路６１はタイマ使用開始信号Ｃに応答し、データ
レジスタ６４に対しデータ制御信号りを送り到達タイマ
値データをラッチさせるとともに、アドレス制御信号ｇ
によりセレクタ６３にアドレスレジスタ６６の出力を選
択させる。かくして、新しく使用タイマ番号となった当
該タイマ番号率に対応したＲ　Ａ　Ｍ　６２のアドレス
に、データレジスタロ４に保持された到達タイマ値が書
き込まれる。

シーケンサ５３からの読み出し、書き込みの要求がない
期間においては、タイマ回路５６が単独でタイムアウト
監視を行う。この動作は次の通りである。制御回路６１
は、アドレス制御信号６３によってセレクタ６３に比較
用アドレスカウンタ６８側を選択させ、比較用アドレス
カウンタ６８の出力によってＲＡＭ６２のアドレスを指
定し、各タイマ番号に対応した到達タイマ値をＲＡＭ６
２より順次読み出させ、データ制御信号りによってＲＡ
Ｍ６２の出力データをデータレジスタ纜順次格納させる
。比較回路７２はデータレジスタ６４に読み出された各
タイマの到達タイマ値とタイマ用カウンタより出力され
る現在タイマ値とを順次比較し、一致したときに（その
タイマがタイムアウトしたときに）タイマ値一致信号ｆ
Ｋよってタイムアウト検出を制御回路６１に通知する。

タイマ番号生成回路６９からは比較回路７２による比較
対象となっているタイマ番号が出力されるが、タイマ値
一致信号ｆによってタイムアウトが通知された時に、制
御回路６１けタイマ番号保持信号によりタイマ番号レジ
スタ７０にその時のタイマ番号をラッチさせる。同時に
制御回路６１は割込み信号によってシーケンサ５３に、
タイマ番号レジスタ７０に保持されているタイマ番号の
タイマのタイムアウトを通知する。

このように割込み信号すによりタイムアウトを通知され
たシーケンサ５３は、そのタイマ番号の読み出し要求を
出す。この要求が出ると、内部バスインタフェース回路
６０はタイマ番号レジスタ７０に保持されているタイマ
番号を内部バス５７へ出力する。この読み出しが完了し
タイマ番号レジスタ７０から読み出し完了信号ｄに出力
されると、タイマ使用管理回路７３はタイムアウトした
タイマ番号を未使用タイマ番号に変更する。

発明の効果 以上の説明から明らかなように、本発明は複数のタイマ
の使用管理、タイムオーバ監視などを単独で行うタイマ
回路を中央処理装置に備えるため、タイマ処理によるｏ
ｓのオーバヘッドが少なく々す、しかも、ソフトウェア
実行のためのシーケンサのタイマ処理への関与は極めて
限定されるため、従来のＯ８に依存したタイマ処理方式
の場合に比較し、高速のタイマ処理が可能であるととも
にＯ８の下で動作する各種プログラムの実行を高速化で
きるという効果を有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例による中央処理装置の概略構
成図、第２図はタイマ回路のブロック図、第３図は従来
の中央処理装置の概略構成図、第４図はＯ８の概念図、
第５図はタイマ管理領域の説明図、第６図は従来のタイ
マ処理の手順を示すフローチャートである。 閣・・・中央処理装置、５３・・・シーケンサ、５４・
・・演算回路、５５・・・外部インタフェース回路、５
６・・・タイマ回路、５７・・・内部バス、６０・・・
内部バスインタフェース回路、６１・・・制御回路、６
２・・・ＲＡＭ。 ６３・・・セレクタ、６４・・・データレジスタ、６５
・・・アドレス生成回路、６８・・・比較用アドレスカ
ウンタ、６９・・タイマ番号生成回路、７ｏ・・・タイ
マ番号レジスタ、７１・・・夕・イマ用カウンタ、７２
・・・比較回路、７３・・・タイマ使用管理回路。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第 図 第 図 Ｌ＝−−−＝＝−＝＝＝＝＝＝＝＝＝−−ｃｐｉ：／＝
第 四 第 図

Claims (2)

【特許請求の範囲】
1. （１）シーケンサ、演算回路および外部インタフェース
   回路とともに内部バスに接続されたタイマ回路を備え、
   このタイマ回路は、複数のタイマのタイムアウト時刻情
   報を記憶する手段と、この手段に記憶されたタイムアウ
   ト時刻情報よりタイマのタイムアウトを検出する手段と
   、この手段によるタイムアウトの検出を前記シーケンサ
   に通知する手段と、前記検出手段によりタイムアウトが
   検出されたタイマの番号を前記シーケンサからの要求に
   応じて前記内部バスへ出力する手段と、前記シーケンサ
   からの要求に応じて内部バスよりタイムアウト時刻情報
   を入力して前記記憶手段に記憶させる手段と、複数のタ
   イマの使用状況を管理する手段と、前記シーケンサから
   の要求に応じて未使用のタイマの番号を前記内部バスへ
   出力する手段とを有することを特徴とする中央処理装置
   。
2. （２）複数のタイマのタイムアウト時刻情報を記憶する
   手段と、この手段に記憶されたタイムアウト時刻情報よ
   りタイマのタイムアウトを検出する手段と、この手段に
   よるタイムアウトの検出をバスに接続された外部装置へ
   通知する手段と、前記検出手段によりタイムアウトが検
   出されたタイマの番号を前記外部装置からの要求に応じ
   て前記バスへ出力する手段と、前記外部装置からの要求
   に応じて前記バスよりタイムアウト時刻情報を入力して
   前記記憶手段に記憶させる手段と、複数のタイマの使用
   状況を管理する手段と、前記外部装置からの要求に応じ
   て未使用のタイマの番号を前記バスへ出力する手段とを
   有することを特徴とするタイマ回路。