JPH02123469A - 画像表示装置およびその方法 - Google Patents
画像表示装置およびその方法Info
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- JPH02123469A JPH02123469A JP1221864A JP22186489A JPH02123469A JP H02123469 A JPH02123469 A JP H02123469A JP 1221864 A JP1221864 A JP 1221864A JP 22186489 A JP22186489 A JP 22186489A JP H02123469 A JPH02123469 A JP H02123469A
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- JP
- Japan
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- pixel
- control signal
- data
- pixels
- frame buffer
- Prior art date
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- Granted
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
- Processing Or Creating Images (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、画像の図形表示に使用されるコンピュータシ
ステムにおいて使用するための装置及び方法を１指して
いる。本発明は特定の回路、ブロック線図、信号、真理
値衣、ピント長さ、画素長さなどに関連し“Ｃ説明され
るが、そのような詳細事項は単に本発明金より深く理解
させるために開示されるにすぎず、Ｆ記の詳細事項を抜
きにしても本発明を実施しうることは当業者には明白で
あろう３、また、本発明全無用に不明瞭にしないために
、周知の回路全プＩｊツク線図の形態で示す場合もある
。
ステムにおいて使用するための装置及び方法を１指して
いる。本発明は特定の回路、ブロック線図、信号、真理
値衣、ピント長さ、画素長さなどに関連し“Ｃ説明され
るが、そのような詳細事項は単に本発明金より深く理解
させるために開示されるにすぎず、Ｆ記の詳細事項を抜
きにしても本発明を実施しうることは当業者には明白で
あろう３、また、本発明全無用に不明瞭にしないために
、周知の回路全プＩｊツク線図の形態で示す場合もある
。
し実施汐ｕ′１
す、下、添付の図面ケ参照して本発明の詳細な説明ｆ４
〕１、 第１図には、本発明の環境全般のブロック線図が示され
ている。ＣＰＵ９け、ここでは、第１図に示される他の
構成要素に対１〜で外部に配置される回路を含むものと
して定義されており、以下に説明する本発明の動作に必
要なデータ、制御信号及びアドレスをＣＰＵインタフェ
ース１０を介して提供する。
〕１、 第１図には、本発明の環境全般のブロック線図が示され
ている。ＣＰＵ９け、ここでは、第１図に示される他の
構成要素に対１〜で外部に配置される回路を含むものと
して定義されており、以下に説明する本発明の動作に必
要なデータ、制御信号及びアドレスをＣＰＵインタフェ
ース１０を介して提供する。
ＣＰＵ Ｓは、ＣＰＵインタフェース１０を介して、メ
モリインタフェース１４にアドレスを提供すると共に、
データ経路回路１２にデータを提供する。
モリインタフェース１４にアドレスを提供すると共に、
データ経路回路１２にデータを提供する。
データ経路回路１２には、メモリインタフェース１４に
より表示フレームバッファ１３から読取られるデータが
さらに提供される。データはデータ経路回路１２により
メモリインタフェース１４へ出力され、メモリバッファ
からフレームバッファのＣＰＵ９により提供されたアド
レスに書込捷れる。
より表示フレームバッファ１３から読取られるデータが
さらに提供される。データはデータ経路回路１２により
メモリインタフェース１４へ出力され、メモリバッファ
からフレームバッファのＣＰＵ９により提供されたアド
レスに書込捷れる。
本発明はデータ経路回路１２の特定の回路構成及び技術
に関する。ＣＰＵ９ 、ＣＰＵインタフェース１０７レ
ームバツ７ア１３及びメモリインタフェース１４に関す
る詳細はコンピュータ生成図形表示波術の分野の尚業者
には明白であろうと思われるので、ここでは、本発明の
適正な理解に必要である場合を除いてそれらについて詳
細に説明しない。
に関する。ＣＰＵ９ 、ＣＰＵインタフェース１０７レ
ームバツ７ア１３及びメモリインタフェース１４に関す
る詳細はコンピュータ生成図形表示波術の分野の尚業者
には明白であろうと思われるので、ここでは、本発明の
適正な理解に必要である場合を除いてそれらについて詳
細に説明しない。
そこで、第１図のデータ経路回路１２の機能ブロックレ
ベル線図である第２図を参照してデータ経路回路１２を
詳細に説明する。以下の説明では「宛先」データと「原
始」データという用語が使用されるが、まず、それを説
明する。宛先データはフレームバッファに書込まれたデ
ータ又はフレームバッファの、今まさに書込まれようと
するアドレスに現在存在するデータでおる。原始データ
は、２つのデータ源の一方、すなわちＣＰＵ ８かも提
供されるデータである。ＣＰＵ９は字体レジスタ２０に
字体原始データを提供すると共に、所定のパターンを記
憶してパターン原始データを提供するパターンレジスタ
２１に字体原始データを提供する。データ経路回路１２
は原始データを宛先データト組合せ、フレームバッファ
の所望の記憶場所に書込まれるべき新友な宛先データを
発生する。
ベル線図である第２図を参照してデータ経路回路１２を
詳細に説明する。以下の説明では「宛先」データと「原
始」データという用語が使用されるが、まず、それを説
明する。宛先データはフレームバッファに書込まれたデ
ータ又はフレームバッファの、今まさに書込まれようと
するアドレスに現在存在するデータでおる。原始データ
は、２つのデータ源の一方、すなわちＣＰＵ ８かも提
供されるデータである。ＣＰＵ９は字体レジスタ２０に
字体原始データを提供すると共に、所定のパターンを記
憶してパターン原始データを提供するパターンレジスタ
２１に字体原始データを提供する。データ経路回路１２
は原始データを宛先データト組合せ、フレームバッファ
の所望の記憶場所に書込まれるべき新友な宛先データを
発生する。
このデータは最終的にはビテオ表示装置に表示される。
宛先ラッチ７８に記憶される宛先データは、フレームバ
ッファ１３のアドレスされた記憶場所からメモリインタ
フェース１４を介して［２られる。
ッファ１３のアドレスされた記憶場所からメモリインタ
フェース１４を介して［２られる。
適切なアドレスはＣＰＵ９からメモリインタフニス１４
に提供される。宛先データは宛先ランチ７８に保持され
た後、ＣＰＵ９により指定されるプール演算によって、
字体レジスタ２０又はパターンレジスタ２Ｔにより供給
されるデータ源の１つと組合されるが、これについては
以下にさらに詳細に説明する。原始データと宛先データ
との組合せから生成した新たな宛先データは宛先データ
出力ランチア４を介してチャネリングされ、フレームバ
ックアメモリ内部で、ＣＰＵ９によりメモリインタフェ
ース１４に供給されたアドレスにより指定される記憶場
所に書込まれる。
に提供される。宛先データは宛先ランチ７８に保持され
た後、ＣＰＵ９により指定されるプール演算によって、
字体レジスタ２０又はパターンレジスタ２Ｔにより供給
されるデータ源の１つと組合されるが、これについては
以下にさらに詳細に説明する。原始データと宛先データ
との組合せから生成した新たな宛先データは宛先データ
出力ランチア４を介してチャネリングされ、フレームバ
ックアメモリ内部で、ＣＰＵ９によりメモリインタフェ
ース１４に供給されたアドレスにより指定される記憶場
所に書込まれる。
１つの動作モードにおいて、本発明は字体原始データ（
字体レジスタ２０から供給される）をフレームバッファ
宛先データ（宛先ランチ７８から供給される）と組合せ
る。ユーザーによシ字体デタの表示が要求されると、Ｃ
ＰＵ９は字体レジスタ２０にその字体データを出力させ
る指令を発する。このデータは、次に、ＣＰＵ９の制御
に従ってマルチプレクサ３０により選択され、バレルシ
フタ３６に入力される。
字体レジスタ２０から供給される）をフレームバッファ
宛先データ（宛先ランチ７８から供給される）と組合せ
る。ユーザーによシ字体デタの表示が要求されると、Ｃ
ＰＵ９は字体レジスタ２０にその字体データを出力させ
る指令を発する。このデータは、次に、ＣＰＵ９の制御
に従ってマルチプレクサ３０により選択され、バレルシ
フタ３６に入力される。
マルチプレクサ３０はバレルシフタ３６に入力されるべ
きデータ源を字体レジスタ２０と、パターンレジスタ２
７とから選択する。バレルシフタ３６はマルチプレクサ
３２からの字体データを、それがたとえば１６画素メモ
リアクセスを介してフレームバッファ１３内に整列する
ように、所定のビット数だけ動かす。たとえば、フレー
ムバッファ１３の１３番目の画素記憶場所で始まるＩＯ
ビット幅字体が書込まれる場合、バレルシフタ３６は、
処理を受けることになるフレームバッファの１６６画素
分において字体データの始まりがフレームバッファ１３
内部の第１３のアドレスとアライメントされるように字
体デ〜りを場所１３個分シフトするようにとの命令をＣ
ＰＵ５から受取る。
きデータ源を字体レジスタ２０と、パターンレジスタ２
７とから選択する。バレルシフタ３６はマルチプレクサ
３２からの字体データを、それがたとえば１６画素メモ
リアクセスを介してフレームバッファ１３内に整列する
ように、所定のビット数だけ動かす。たとえば、フレー
ムバッファ１３の１３番目の画素記憶場所で始まるＩＯ
ビット幅字体が書込まれる場合、バレルシフタ３６は、
処理を受けることになるフレームバッファの１６６画素
分において字体データの始まりがフレームバッファ１３
内部の第１３のアドレスとアライメントされるように字
体デ〜りを場所１３個分シフトするようにとの命令をＣ
ＰＵ５から受取る。
従って、バレルシフタ３６は、字体データがフレームバ
ッファメモリに書込まれるときに、字体データが７レー
ムバツフアメモリにＣＰＵ９から送られたアドレスによ
り決定される正しい記憶場所に整列するように、アライ
メントのために使用されることがわかるであろう。
ッファメモリに書込まれるときに、字体データが７レー
ムバツフアメモリにＣＰＵ９から送られたアドレスによ
り決定される正しい記憶場所に整列するように、アライ
メントのために使用されることがわかるであろう。
バレルシフタ３６により供給されるシフト済みデータは
反エイリアシングマスク論理４０及び反エイリアシング
フィルタ３８により処理されて、一連の８ビットラッチ
４６，４８，５０，５２，５４゜５６．５８及び６０に
供給される。この一連のランチは、その後フレームバッ
ファに書込まれる１画素分のデータをそれぞれ記憶する
（合わせて８画素）。
反エイリアシングマスク論理４０及び反エイリアシング
フィルタ３８により処理されて、一連の８ビットラッチ
４６，４８，５０，５２，５４゜５６．５８及び６０に
供給される。この一連のランチは、その後フレームバッ
ファに書込まれる１画素分のデータをそれぞれ記憶する
（合わせて８画素）。
本発明は８つの８ビツトランチを使用するので、各ラン
チ４６．４Ｂ、５０，５２，５４．５６．５８及び６０
は８ビツトのデータを記憶することができ、従って、８
つの画素のそれぞれについて（以下に第３図に関連して
説明する）８つの情報平面を含むことができる。好まし
い実施例では、１６画素カラ成るフレームバッファの１
つのメモリスベ−：（（ビデオ表示装置の１６画素分に
相当する）は１回のメモリアクセスで更新されて良いの
で、８画素の情報は１回のメモリアクセスの半分になる
。
チ４６．４Ｂ、５０，５２，５４．５６．５８及び６０
は８ビツトのデータを記憶することができ、従って、８
つの画素のそれぞれについて（以下に第３図に関連して
説明する）８つの情報平面を含むことができる。好まし
い実施例では、１６画素カラ成るフレームバッファの１
つのメモリスベ−：（（ビデオ表示装置の１６画素分に
相当する）は１回のメモリアクセスで更新されて良いの
で、８画素の情報は１回のメモリアクセスの半分になる
。
次のメモリアクセスからの残る８画素分の情報は、メ千
すャイクル動作の後半で、ｉＩＪ半と同様にしてバレル
シフタ３６へ送られ、ラッチ４６．４Ｂ。
すャイクル動作の後半で、ｉＩＪ半と同様にしてバレル
シフタ３６へ送られ、ラッチ４６．４Ｂ。
５０．５２，５４，５６．５８及び６０に分配される。
ラッチ４６．４Ｂ、５０，５２，５４，５６．５８及び
６０１、ｊ：、以下にさらに詳細に説明する加減算器６
８の入力端子の１つに字体原始データを１度に８ビツト
ずつ供給する。宛先ラッチ７８に保持されていたフし′
−ムバツファ宛先データは加減算器６８の第２の入力端
−ｆ〜・＼供給される。
６０１、ｊ：、以下にさらに詳細に説明する加減算器６
８の入力端子の１つに字体原始データを１度に８ビツト
ずつ供給する。宛先ラッチ７８に保持されていたフし′
−ムバツファ宛先データは加減算器６８の第２の入力端
−ｆ〜・＼供給される。
同様に以上にさらに詳細に説明するマルチプレクサ６２
と、加減算器６８とは宛先ラッチ７ａからリフト・−ム
バツファ宛先データと、当初は字体レジスタ２０により
供給されたランチ４６．４８゜５０．５２，５４，５６
，５８．６０からの字体原始シータとを所定のプール演
算により組合せる。図形表示に共通１〜で実行すること
が可能なプール演算を第１表に示す１、 第 １ 表 クリア 否定論理和 消去 線引き反転 消去逆転 反転 排他的論理和 否定論理積 論理積 等価 ノーオペレーション ペイント反転 線引き ペイント逆転 ペイント セント （１〈へ−（（’ｌ 、） ｄ〈−（−・−Ｕｄ）ｌ（ｑ）ｉ）） ｄ（−（（ｄ、）＆−（８）） ｄく−（〜（Ｓ）） ａ（−（（−（ｄ 、）＆（ｓ ） ）ｄく−（〜ｄ）
） ｄ＜−（（ｄ）（８，）） ｄ〈−（〜（ｄ）＆（ｓ）） ｄ＜ Ｃ（ｄ）・！（ｓ’）） ａ（−（ａ） −・（８）） ｄ＜−（ｄ） ｄ＜−（ａ）１〜（ｓ）） ｄ＜−（８） ｄ〈−（−（（１）ｌ（ｓ）） ｄ＜−（（ｄ）ｌ （ｓ）） ａ−＝、−（〜Ｏ） 表中、−−ｌの補数 １−論理和 ゞ−排他的論理和 ＆−輪理積 ｄ二宛先データ Ｂ−原始データ 原始ｆ−夕と宛先データはマルチプレクサ６２及び加減
算器６８により次のようにして組合される。ＣＰＵ９は
データ線６５を介してマルチプレクサ６２にそれぞれ４
ビツトから成る４つのピント群全提供する。４ビツトの
各群は、プール演算が可能な１６のうちの１つを符号化
する。マルチブ１／り＋ｊ″６２には、８つの平面のそ
れぞれに関して前景色（ＦＣＣ）状態信号と背景色（ｅ
ＢＧＣ）状態信号が同様にＣＰＵ９から提供される。Ｆ
ＣＣ信号とＢＧＣ係号は、それぞれ、ビデオ表示装置に
表示されるべき画像の前景色と背景包金それぞれ表わす
。これより高いビット分解能や３つ以上の色を使用し−
Ｃも良いことは明白であろう。
と、加減算器６８とは宛先ラッチ７ａからリフト・−ム
バツファ宛先データと、当初は字体レジスタ２０により
供給されたランチ４６．４８゜５０．５２，５４，５６
，５８．６０からの字体原始シータとを所定のプール演
算により組合せる。図形表示に共通１〜で実行すること
が可能なプール演算を第１表に示す１、 第 １ 表 クリア 否定論理和 消去 線引き反転 消去逆転 反転 排他的論理和 否定論理積 論理積 等価 ノーオペレーション ペイント反転 線引き ペイント逆転 ペイント セント （１〈へ−（（’ｌ 、） ｄ〈−（−・−Ｕｄ）ｌ（ｑ）ｉ）） ｄ（−（（ｄ、）＆−（８）） ｄく−（〜（Ｓ）） ａ（−（（−（ｄ 、）＆（ｓ ） ）ｄく−（〜ｄ）
） ｄ＜−（（ｄ）（８，）） ｄ〈−（〜（ｄ）＆（ｓ）） ｄ＜ Ｃ（ｄ）・！（ｓ’）） ａ（−（ａ） −・（８）） ｄ＜−（ｄ） ｄ＜−（ａ）１〜（ｓ）） ｄ＜−（８） ｄ〈−（−（（１）ｌ（ｓ）） ｄ＜−（（ｄ）ｌ （ｓ）） ａ−＝、−（〜Ｏ） 表中、−−ｌの補数 １−論理和 ゞ−排他的論理和 ＆−輪理積 ｄ二宛先データ Ｂ−原始データ 原始ｆ−夕と宛先データはマルチプレクサ６２及び加減
算器６８により次のようにして組合される。ＣＰＵ９は
データ線６５を介してマルチプレクサ６２にそれぞれ４
ビツトから成る４つのピント群全提供する。４ビツトの
各群は、プール演算が可能な１６のうちの１つを符号化
する。マルチブ１／り＋ｊ″６２には、８つの平面のそ
れぞれに関して前景色（ＦＣＣ）状態信号と背景色（ｅ
ＢＧＣ）状態信号が同様にＣＰＵ９から提供される。Ｆ
ＣＣ信号とＢＧＣ係号は、それぞれ、ビデオ表示装置に
表示されるべき画像の前景色と背景包金それぞれ表わす
。これより高いビット分解能や３つ以上の色を使用し−
Ｃも良いことは明白であろう。
平面ととｉ４：、マルチプレクサ６２の入力端子のＦＧ
Ｃ信号とＢＧ、Ｃ信号との組合せは４通りが考えられる
ので、それぞれ４ビツトから成る４つのピント群の中の
１つがＦＧＣ信号及びＢＧＣ信号による決定に従って選
択されることになる。選択された４ビツト群は所望のプ
ール演算を識別するもので、反エイリアシング論理６４
金介して加減算器６８へ出力される。次に、加減算器６
８はマルチプレクサ６２により指定されたプール演算を
経て原始データと宛先データとを組合せる。
Ｃ信号とＢＧ、Ｃ信号との組合せは４通りが考えられる
ので、それぞれ４ビツトから成る４つのピント群の中の
１つがＦＧＣ信号及びＢＧＣ信号による決定に従って選
択されることになる。選択された４ビツト群は所望のプ
ール演算を識別するもので、反エイリアシング論理６４
金介して加減算器６８へ出力される。次に、加減算器６
８はマルチプレクサ６２により指定されたプール演算を
経て原始データと宛先データとを組合せる。
字体原始データとフレームバッファ宛先データＤ６ 、
０−０７１ ７との組合せの結果は、加減算器６８から
のデータを後述するように処理する飽和論理７０に供給
され、次に、宛先データ出力ラッチ７４に供給されて、
そこから第１図のメモリインタフェース１４へ出力され
る。その後、メモリインタフェース１４は新たな宛先デ
ータ全フレームバッファ１３０ＣＰｔ！１９により供給
されるアドレスによって指定され九記憶場所に書込む。
０−０７１ ７との組合せの結果は、加減算器６８から
のデータを後述するように処理する飽和論理７０に供給
され、次に、宛先データ出力ラッチ７４に供給されて、
そこから第１図のメモリインタフェース１４へ出力され
る。その後、メモリインタフェース１４は新たな宛先デ
ータ全フレームバッファ１３０ＣＰｔ！１９により供給
されるアドレスによって指定され九記憶場所に書込む。
上述のようなデータの組合せはフレームバッファメモリ
において１度に１平面ずつ実行される。
において１度に１平面ずつ実行される。
これは、本発明の好ましい実施例ではフレームパンツア
メモリが８つの平面に分割されているためである。第３
図に示すように、各平面はビデオ表示装置上の画素を表
わす。
メモリが８つの平面に分割されているためである。第３
図に示すように、各平面はビデオ表示装置上の画素を表
わす。
第２図に戻って説明すると、線を描く場合にはパターン
レジスタ２７を使用する。パターンレジスタ２ＴにはＣ
ＰＵ９からパターン原始データが供給される。好ましい
実施例のパターンレジスタは１６ビツト×１６ビツトの
２進値マトリクスであり、１つの１６ビツト行を所望の
データ源として選択するアドレスがＣＰＵ９から供給さ
れる。１６ビント行は、最終的には、表示されたとき、
ビデオ表示装置の走査線１本の全長に沿って、その１６
番目の画素から必ず始まるようにして論理的に繰返す。
レジスタ２７を使用する。パターンレジスタ２ＴにはＣ
ＰＵ９からパターン原始データが供給される。好ましい
実施例のパターンレジスタは１６ビツト×１６ビツトの
２進値マトリクスであり、１つの１６ビツト行を所望の
データ源として選択するアドレスがＣＰＵ９から供給さ
れる。１６ビント行は、最終的には、表示されたとき、
ビデオ表示装置の走査線１本の全長に沿って、その１６
番目の画素から必ず始まるようにして論理的に繰返す。
マルチプレクサ２８は、ＣＰＵ９の制御の下に、８ビツ
トずつの増分をしながら、パターンレジスタ２７からパ
ターンデータの１６ビツトバセルを選択する。同様にＣ
ＰＵ９によ多制御されるマルチプレクサ３０はここで８
ピント増分を選択し、それ全バレルシフタ３６にチャネ
リングする。
トずつの増分をしながら、パターンレジスタ２７からパ
ターンデータの１６ビツトバセルを選択する。同様にＣ
ＰＵ９によ多制御されるマルチプレクサ３０はここで８
ピント増分を選択し、それ全バレルシフタ３６にチャネ
リングする。
バレルシフタ３６はパターン情報を供給しているときに
は受動的であシ、データビットを所定のピント数だけシ
フトすることをせずに動作し、後述する反エイリアシン
グマスク論理４０にパターンデータの８ビット増分を供
給する。この反エイリアシングマスク論理４０は、反エ
イリアシングフィルタ３８を介して、パターンデータを
ラッチ４６．４８，５０，５２，５４，５６．５８及び
６０に供給する。
は受動的であシ、データビットを所定のピント数だけシ
フトすることをせずに動作し、後述する反エイリアシン
グマスク論理４０にパターンデータの８ビット増分を供
給する。この反エイリアシングマスク論理４０は、反エ
イリアシングフィルタ３８を介して、パターンデータを
ラッチ４６．４８，５０，５２，５４，５６．５８及び
６０に供給する。
ラッチ４６，４８，５０，５２，５４，５６．５８及び
６０に記憶された情報はＣＰＵの制御の下に加減算器６
８に供給され、加減算器６８はパターンレジスタ２７か
ら供給された原始情報を、以下に詳細に説明するように
、先に簡単に述べ念如くＣＰＵ９により指定されるプー
ル演算を経て、宛先ランチ７８から供給される宛先デー
タと組合せる。
６０に記憶された情報はＣＰＵの制御の下に加減算器６
８に供給され、加減算器６８はパターンレジスタ２７か
ら供給された原始情報を、以下に詳細に説明するように
、先に簡単に述べ念如くＣＰＵ９により指定されるプー
ル演算を経て、宛先ランチ７８から供給される宛先デー
タと組合せる。
パターン原始データとフレームバッファ宛先データとの
組合せの結果は宛先データ出力ラッチ７４に供給され、
そこから第１図のメモリインタフェース１４へ出力され
る。そこで、メモリインタフｘ −ス１４ ハ新ｆｃ
す宛先ｆ−夕をフレームバッファ１３の、ＣＰＵ９によ
シ供給されたアドレスによって指定される記憶場所に書
込む。
組合せの結果は宛先データ出力ラッチ７４に供給され、
そこから第１図のメモリインタフェース１４へ出力され
る。そこで、メモリインタフｘ −ス１４ ハ新ｆｃ
す宛先ｆ−夕をフレームバッファ１３の、ＣＰＵ９によ
シ供給されたアドレスによって指定される記憶場所に書
込む。
本発明は、描出される線、テキスト及び画像の反エイリ
アシングを実行する方法と装置を目的としている。以下
、第２図に示される回路構成を参照しながら本発明がこ
れらのものの反エイリアシングをいかにして実行するか
を説明する。
アシングを実行する方法と装置を目的としている。以下
、第２図に示される回路構成を参照しながら本発明がこ
れらのものの反エイリアシングをいかにして実行するか
を説明する。
第４図（ａ）には、エイリアシングを伴なう線セグメン
ト１０１の図が示されている。各ブロック１０３ａ〜１
０３ｇはビデオ表示装置の１つの画素を表わす。
ト１０１の図が示されている。各ブロック１０３ａ〜１
０３ｇはビデオ表示装置の１つの画素を表わす。
理想の線上にある点を近似するために使用される画素は
、人間の目で認識できるのこぎり歯状の縁部を形成する
。第４図（ｂ）は反エイリアシングを実行した線を示す
が、この場合、線のそれぞれの点は陰影の異なる２つの
画素から構成されている。
、人間の目で認識できるのこぎり歯状の縁部を形成する
。第４図（ｂ）は反エイリアシングを実行した線を示す
が、この場合、線のそれぞれの点は陰影の異なる２つの
画素から構成されている。
これによシ、目には理想の線に近い、はるかになめらか
な線として映る。従って、反エイリアシングは、第４図
（ｂ）に示すようにのこぎり歯状縁部の認識度を低減す
ることによｐ１描出すべき対角線の見かけが理想の線に
近づくように画素を陰影づけする方法及び装置である。
な線として映る。従って、反エイリアシングは、第４図
（ｂ）に示すようにのこぎり歯状縁部の認識度を低減す
ることによｐ１描出すべき対角線の見かけが理想の線に
近づくように画素を陰影づけする方法及び装置である。
反エイリアシングは画像描出技術の分野では良く知られ
た方法であり、たとえば、Ｆｒａｎｋｌｉｎ Ｃｒｏｗ
著ｒ Ｔｈｅ ＡｌｌａｓｉｎｇＰｒｏｂｌｅｍ ｊｎ
Ｃｏｍｐｕｔｅｒ−８ｙｎｔｈｅｓｉｚｅｄ Ｓｈａ
ｄｅｄＩｍａｇｅｓ Ｊ （１９７６年３月、ＵＴＥＣ
−Ｃ８ｃ−７６０１５、ＡＲＰＡ リポート）に記載
されている。しかしながら、本発明によれば、反エイリ
アシングは、通常であれば別個の複雑な回路を必要とす
る技術を特定の実施例の形で実現したものであり、本発
明では、従来と異なシ、原始データと宛先データとを組
合せる回路を反エイリアシングを実行する回路と結合し
ている念め、装置ははるかに簡単になり、コストも低減
される。
た方法であり、たとえば、Ｆｒａｎｋｌｉｎ Ｃｒｏｗ
著ｒ Ｔｈｅ ＡｌｌａｓｉｎｇＰｒｏｂｌｅｍ ｊｎ
Ｃｏｍｐｕｔｅｒ−８ｙｎｔｈｅｓｉｚｅｄ Ｓｈａ
ｄｅｄＩｍａｇｅｓ Ｊ （１９７６年３月、ＵＴＥＣ
−Ｃ８ｃ−７６０１５、ＡＲＰＡ リポート）に記載
されている。しかしながら、本発明によれば、反エイリ
アシングは、通常であれば別個の複雑な回路を必要とす
る技術を特定の実施例の形で実現したものであり、本発
明では、従来と異なシ、原始データと宛先データとを組
合せる回路を反エイリアシングを実行する回路と結合し
ている念め、装置ははるかに簡単になり、コストも低減
される。
本発明においては、フレームバッファメモリ内のアドレ
ス可能な各フレームバッファ画素は１６個の副画素から
成る副：画素群に論理上分割されるので、第５図に示す
ように、ＣＰＵ９には、スクリーン全体が実際より１６
倍多い単色の画素を有し、実際にフレームバッファにあ
るときと比べてＸ方向（・′（４倍長く、ｙ８向に４倍
長くなったかのように見える。１こ７′Ｌを高分解能増
色モードと呼ぶ。ｃｐＵ９により供給される高分解能単
色データは、最終的には、〕し・・−〕ムバッフーアメ
モに記憶された低分解能画素座標に書込まれる。ＣＰ
Ｕによりアト１′スされるＬ１２」画素座標と、メモリ
に記憶された１ｌｉｌｉ累座標との間でマンピングを火
ｒテするときには、反エイリーアシンダ処理された線が
第４図（ｂ）に示゛ｔ、Ｌうに線の縁部に適切に陰影づ
けさ！１だ画素を有するように、副画素データ（−すな
わち、ビデオスクリーンの画素ととに１６個の別個のヒ
ツトの形態をとる情報）は適切なグし・−スケール値に
変換される。
ス可能な各フレームバッファ画素は１６個の副画素から
成る副：画素群に論理上分割されるので、第５図に示す
ように、ＣＰＵ９には、スクリーン全体が実際より１６
倍多い単色の画素を有し、実際にフレームバッファにあ
るときと比べてＸ方向（・′（４倍長く、ｙ８向に４倍
長くなったかのように見える。１こ７′Ｌを高分解能増
色モードと呼ぶ。ｃｐＵ９により供給される高分解能単
色データは、最終的には、〕し・・−〕ムバッフーアメ
モに記憶された低分解能画素座標に書込まれる。ＣＰ
Ｕによりアト１′スされるＬ１２」画素座標と、メモリ
に記憶された１ｌｉｌｉ累座標との間でマンピングを火
ｒテするときには、反エイリーアシンダ処理された線が
第４図（ｂ）に示゛ｔ、Ｌうに線の縁部に適切に陰影づ
けさ！１だ画素を有するように、副画素データ（−すな
わち、ビデオスクリーンの画素ととに１６個の別個のヒ
ツトの形態をとる情報）は適切なグし・−スケール値に
変換される。
ここで、第２図に戻って、本発明１つ反エイリアンング
動作がどのよ’１１ （／Ｃして実行芒れるかを述べる
と、加減η器６８に加えて反エイリブシングマルチプレ
クザマスク論理４０及び反エイリアシング７フイルタ３
８と、飽和論理回路Ｔ０と、マルテグし・フサ９０と、
反エイリアシング論理９１とは、第２図に関Ｌ５て先に
説明１〜た回路が副画素座標を利用し２、反エイリアシ
ンダを実行することができるようにする。
動作がどのよ’１１ （／Ｃして実行芒れるかを述べる
と、加減η器６８に加えて反エイリブシングマルチプレ
クザマスク論理４０及び反エイリアシング７フイルタ３
８と、飽和論理回路Ｔ０と、マルテグし・フサ９０と、
反エイリアシング論理９１とは、第２図に関Ｌ５て先に
説明１〜た回路が副画素座標を利用し２、反エイリアシ
ンダを実行することができるようにする。
第５図に戻ると、第５図には、本発明の副画素データエ
イリアシングという特徴を表わす１例が示されている１
、第５図は、ビデオ表示装（１０９個の画素がフレーム
バッファメモリではどのように表示されるかを示す。図
示されるように、各画素は〕ｔ／−ムバツファメモリ内
で１６個の副画素に分割される。第５図に示す９個の画
素の５ち６つを横切る計算−トの線は、画素ごとに、１
６個の副画素の中の様々に異なる副画素も横切ることに
なる。第５図に示す通り、描出すべき線が横切る副画素
はそれぞれ黒点で表わされており、各画素に描出すべき
線が横切る副画素の総数を表わす数値が割当てられるよ
うに、それぞれの副画素には１つの値が割当てられる。
イリアシングという特徴を表わす１例が示されている１
、第５図は、ビデオ表示装（１０９個の画素がフレーム
バッファメモリではどのように表示されるかを示す。図
示されるように、各画素は〕ｔ／−ムバツファメモリ内
で１６個の副画素に分割される。第５図に示す９個の画
素の５ち６つを横切る計算−トの線は、画素ごとに、１
６個の副画素の中の様々に異なる副画素も横切ることに
なる。第５図に示す通り、描出すべき線が横切る副画素
はそれぞれ黒点で表わされており、各画素に描出すべき
線が横切る副画素の総数を表わす数値が割当てられるよ
うに、それぞれの副画素には１つの値が割当てられる。
たとえば、第５図の左」二の画素（ｌｌＩ］ｉ素番号ｌ
で示されている）は、第５図に示す引算」二〇巌が横切
る副画素）ｆ１３個含む。１３個の副画素にはそれぞれ
１の値が割当てられるので、第１番の画素の数値はｌｌ
’１６ということになる。従って、第１番の画素は夕゛
−クグレーに陰影づけされると考えられる。同様に、計
算トの線が５つの副画素しか横切っていない第２番の画
素はライトグレーに陰影づけされる５、第５図の線が横
切るその他の線も、各画素の線と交わる副画素の総数に
応じて適切に陰影づけされる。このようにして、のこぎ
り歯状縁部の平滑化が実行されるので、ビデオ表示装置
で見たとき、様々な陰影をもつグレー會、実際の分解能
より４倍高い分解能を有するビデオ表示の見かけに近い
、より直線的できざぎざの少ない線として目で開織する
ようになる。
で示されている）は、第５図に示す引算」二〇巌が横切
る副画素）ｆ１３個含む。１３個の副画素にはそれぞれ
１の値が割当てられるので、第１番の画素の数値はｌｌ
’１６ということになる。従って、第１番の画素は夕゛
−クグレーに陰影づけされると考えられる。同様に、計
算トの線が５つの副画素しか横切っていない第２番の画
素はライトグレーに陰影づけされる５、第５図の線が横
切るその他の線も、各画素の線と交わる副画素の総数に
応じて適切に陰影づけされる。このようにして、のこぎ
り歯状縁部の平滑化が実行されるので、ビデオ表示装置
で見たとき、様々な陰影をもつグレー會、実際の分解能
より４倍高い分解能を有するビデオ表示の見かけに近い
、より直線的できざぎざの少ない線として目で開織する
ようになる。
次に第６図（ｅ）に関して説明する。第６図（−）には
反エイリアソングマルチブレクザマスク論理４０及び反
エイリアシングフィルタ３８の内部の回路が概略的に示
されている１、反エイリアシングマスク論理４０は反エ
イリアシングフィルタ３８に副画素数値會提供する。第
６図（＆）の線Ｓｎ 、 Ｓ１１＋１ ＋Ｓｎ＋２ ＋
Ｓｒｌ＋３は各画素の１６個の副画素のＸ方向に見、ｌ
’ｊ４個の副１ＩｌｌＩ索から成る水平方向性の原始デ
ータ値を表わす。ただし、Ｎはバレルシフタ３６により
提供される８画素分の情報のそれぞれを表わすＯ〜７で
ある。従って、第５図の例に戻ると、第１番の画素の最
上性は最上性に沿って１の値會有する副画素を３つ含み
、それらの画素は、第６図（ａ）の線Ｓｎ＋ｓ ＋Ｓｎ
＋２ 、Ｓｎ＋＋ ＋ Ｓｎ上でθ１、第５図の第１番
の画素を通る線が第１の行の副画素を３つしか横切って
いないことからＳｎ＋ｓ上でｌＳｎ＋ｚ上でＬ 、 ５
ｎ４１上で１．−１でＳｒ１上では０の値を有するもの
として表わされるであろう。
反エイリアソングマルチブレクザマスク論理４０及び反
エイリアシングフィルタ３８の内部の回路が概略的に示
されている１、反エイリアシングマスク論理４０は反エ
イリアシングフィルタ３８に副画素数値會提供する。第
６図（＆）の線Ｓｎ 、 Ｓ１１＋１ ＋Ｓｎ＋２ ＋
Ｓｒｌ＋３は各画素の１６個の副画素のＸ方向に見、ｌ
’ｊ４個の副１ＩｌｌＩ索から成る水平方向性の原始デ
ータ値を表わす。ただし、Ｎはバレルシフタ３６により
提供される８画素分の情報のそれぞれを表わすＯ〜７で
ある。従って、第５図の例に戻ると、第１番の画素の最
上性は最上性に沿って１の値會有する副画素を３つ含み
、それらの画素は、第６図（ａ）の線Ｓｎ＋ｓ ＋Ｓｎ
＋２ 、Ｓｎ＋＋ ＋ Ｓｎ上でθ１、第５図の第１番
の画素を通る線が第１の行の副画素を３つしか横切って
いないことからＳｎ＋ｓ上でｌＳｎ＋ｚ上でＬ 、 ５
ｎ４１上で１．−１でＳｒ１上では０の値を有するもの
として表わされるであろう。
第１番の画素の最上性のすぐ下の行は第１番の画素を横
切る線と接する副画素を４つ含んでいるので、第１番の
画素全通る巌が４つの副画素の全てを横切ることになり
、線Ｓ ｎ ＋ ３ ＋ Ｓｎ ＋ ２ 、Ｓｎ ＋
ｌ ＋Ｓｎのそれぞれで１の値を有するものとして表わ
されるであろう。
切る線と接する副画素を４つ含んでいるので、第１番の
画素全通る巌が４つの副画素の全てを横切ることになり
、線Ｓ ｎ ＋ ３ ＋ Ｓｎ ＋ ２ 、Ｓｎ ＋
ｌ ＋Ｓｎのそれぞれで１の値を有するものとして表わ
されるであろう。
反エイリアシングマスク論理４０はＭＵＸ８４・−８Ｔ
と、ＡＮＤゲート８０〜８３と金具儂する。
と、ＡＮＤゲート８０〜８３と金具儂する。
この論理は８回、すなわち、バレルシフタ３６から１度
に利用可能となる８個の画素のそれぞれについて１回ず
つ繰返される。８個の画素のそれぞれに関する論理回路
の動作はマスク論理４０の動作と同じである マルチプレクサ８４，８５．８６及び８７の制御線はデ
ータ線Ｓｎ＋３ 、Ｓｎ＋２．８ｎ＋１ 、Ｓｎ であ
り、一方、通常制御線である線路はデータ線として、す
なわち、セレクトワン（１選択）線（ＳＳＥＬｌ）及び
セレクトゼロ（０選択）線（ＳＳＥＬＯ） として使
用される。ＳＳＥＬ０及び５ＳＥＩ、ｌは反エイリアシ
ング論理６４によｐ以下に説明するように発生される。
に利用可能となる８個の画素のそれぞれについて１回ず
つ繰返される。８個の画素のそれぞれに関する論理回路
の動作はマスク論理４０の動作と同じである マルチプレクサ８４，８５．８６及び８７の制御線はデ
ータ線Ｓｎ＋３ 、Ｓｎ＋２．８ｎ＋１ 、Ｓｎ であ
り、一方、通常制御線である線路はデータ線として、す
なわち、セレクトワン（１選択）線（ＳＳＥＬｌ）及び
セレクトゼロ（０選択）線（ＳＳＥＬＯ） として使
用される。ＳＳＥＬ０及び５ＳＥＩ、ｌは反エイリアシ
ング論理６４によｐ以下に説明するように発生される。
ＡＮＤゲート８０，８１．８２及び８３は、必要に応じ
て反エイリアシングフィルタ３８にゼロが提示されるよ
うに、マルチプレクサ８４゜８５．８６及び８７により
出力される副画素値をマスクするマスクとして機能する
。これにより、不要な（すなわち算入されない）副画素
がフィルタ出力値に関与することが阻止される。たとえ
ば、マルチプレクサ８４の出力ｔマスクすることが望ま
れる場合、それに対応する副画素に関するＣＰＵ９から
の信号ＡＡＭＡＳＫは、ＭＵＸ８４の出力値に関係な（
ＡＮＤゲート８０の出力端子のＯが反エイリアシングフ
ィルタ３８に提示されるようにＡＮＤゲート８０の一方
の入力端子にｏを提示するために０に設定される。第６
図（ト））の真理値表は、マルチプレクサ８４〜８７の
様々な人力に対し゛Ｃ各ＡＮＤゲートに与えられること
が可能な入力を列挙したものである。ＳＳＥＬ０及び５
ＳＥＬｌ’ｔゼロに設定することによシソース全ゼロに
オーバーライドすることができる。ＳＳＥＬ０をゼロに
設定し且つ５ＳＥＬ１ｉ１に設定することによりソース
を補数化することができる。また、ＳＳＥＬ０’に１に
設定し且つ５ＳＥＬｌをゼロに設定することにょ９ンー
スを変更しないまま通過させることができる。ＳＳＥＬ
０と５ＳＥＬ １を共に１に設定することによシンース
を１にオーバーライドすることができる。
て反エイリアシングフィルタ３８にゼロが提示されるよ
うに、マルチプレクサ８４゜８５．８６及び８７により
出力される副画素値をマスクするマスクとして機能する
。これにより、不要な（すなわち算入されない）副画素
がフィルタ出力値に関与することが阻止される。たとえ
ば、マルチプレクサ８４の出力ｔマスクすることが望ま
れる場合、それに対応する副画素に関するＣＰＵ９から
の信号ＡＡＭＡＳＫは、ＭＵＸ８４の出力値に関係な（
ＡＮＤゲート８０の出力端子のＯが反エイリアシングフ
ィルタ３８に提示されるようにＡＮＤゲート８０の一方
の入力端子にｏを提示するために０に設定される。第６
図（ト））の真理値表は、マルチプレクサ８４〜８７の
様々な人力に対し゛Ｃ各ＡＮＤゲートに与えられること
が可能な入力を列挙したものである。ＳＳＥＬ０及び５
ＳＥＬｌ’ｔゼロに設定することによシソース全ゼロに
オーバーライドすることができる。ＳＳＥＬ０をゼロに
設定し且つ５ＳＥＬ１ｉ１に設定することによりソース
を補数化することができる。また、ＳＳＥＬ０’に１に
設定し且つ５ＳＥＬｌをゼロに設定することにょ９ンー
スを変更しないまま通過させることができる。ＳＳＥＬ
０と５ＳＥＬ １を共に１に設定することによシンース
を１にオーバーライドすることができる。
このようにして、メモリサイクル動作ごとに４つの副画
素が反エイリアシングフィルタ３８へ伝送される。反エ
イリアシングフィルタ３８はエンコーダとして動作し、
反エイリアシングマスク論理４０の４つの出力の１つの
特定の組合せを表わす単一の出力を発生する。すなわち
、反エイリアシングフィルタ３８はＡＮＤゲート８０〜
８３の出力を合計し、その和’ｉ ＡＡ３〜ＡＡ５に発
生する。
素が反エイリアシングフィルタ３８へ伝送される。反エ
イリアシングフィルタ３８はエンコーダとして動作し、
反エイリアシングマスク論理４０の４つの出力の１つの
特定の組合せを表わす単一の出力を発生する。すなわち
、反エイリアシングフィルタ３８はＡＮＤゲート８０〜
８３の出力を合計し、その和’ｉ ＡＡ３〜ＡＡ５に発
生する。
ＡＡｏ〜ＡＡ２及びＡＡ６〜ＡＡ７は常に０である。
ＡＮＤゲート８０，８１．８２及び８３の出力端子は反
エイリアシングフィルタ３８に４つの２進ビツトを与え
、それらの２進ビツトは反エイリアシングフィルタ３８
によｐＯ，１，２，３又は４の値を有する２進数に変換
される。反エイリアシングフィルタ３８は、５段階の異
なるグレー陰影に対応する０、８，１６．２４又は３２
の８ビツト値を得る友めに、２進数に８を掛ける。この
８ビツト値は、この後、第２図のラッチ４６，４８，５
０゜５２．５４，５６．５８及び６０ の中の対応する
ランチに入力される。第２図に示すようなランチ４６．
４Ｂ、５０，５２．５４，５６．５８及び６０のそれぞ
れに対して１つずつ、合わせて８つの反エイリアシング
フィルタと、対応するマスク論理とがある。ラッテ４６
，４８，５０，５２，５４，５６゜５８及び６０は、そ
れぞれ、１度に、単一の画素の４つの水平方向副画素か
ら成る１つの行を表わす。たとえば、ラッチ４６は特定
の１つの画素の４つの副画素から成る特定の１つの行の
数値を表わす４ビツト値を記憶する。そこで、ラッチ４
６はこの値を加減算器６８に出力し、加減算器６８は各
画素について４つの副面素行の全ての数値を加算し、こ
の値を飽和論理回路７０に提供する。
エイリアシングフィルタ３８に４つの２進ビツトを与え
、それらの２進ビツトは反エイリアシングフィルタ３８
によｐＯ，１，２，３又は４の値を有する２進数に変換
される。反エイリアシングフィルタ３８は、５段階の異
なるグレー陰影に対応する０、８，１６．２４又は３２
の８ビツト値を得る友めに、２進数に８を掛ける。この
８ビツト値は、この後、第２図のラッチ４６，４８，５
０゜５２．５４，５６．５８及び６０ の中の対応する
ランチに入力される。第２図に示すようなランチ４６．
４Ｂ、５０，５２．５４，５６．５８及び６０のそれぞ
れに対して１つずつ、合わせて８つの反エイリアシング
フィルタと、対応するマスク論理とがある。ラッテ４６
，４８，５０，５２，５４，５６゜５８及び６０は、そ
れぞれ、１度に、単一の画素の４つの水平方向副画素か
ら成る１つの行を表わす。たとえば、ラッチ４６は特定
の１つの画素の４つの副画素から成る特定の１つの行の
数値を表わす４ビツト値を記憶する。そこで、ラッチ４
６はこの値を加減算器６８に出力し、加減算器６８は各
画素について４つの副面素行の全ての数値を加算し、こ
の値を飽和論理回路７０に提供する。
飽和論理回路７０は、１２８とＯの間の値のみが宛先デ
ータ出力ラッテ７４に提供されるように、合計値が１２
８とＯのときに任意に飽和する。加減算器６８及び飽和
論理回路７０の詳細については以下に第７図を参照して
説明する。好ましい実施例では、第１図のルックアップ
テーブル１５に白から黒まで１６段階の単色陰影のみが
記憶されているだけであるので、０から１２８までの範
囲を得るために値に８を掛ける。
ータ出力ラッテ７４に提供されるように、合計値が１２
８とＯのときに任意に飽和する。加減算器６８及び飽和
論理回路７０の詳細については以下に第７図を参照して
説明する。好ましい実施例では、第１図のルックアップ
テーブル１５に白から黒まで１６段階の単色陰影のみが
記憶されているだけであるので、０から１２８までの範
囲を得るために値に８を掛ける。
次に、第７図に関して説明する。加減算器６８はＸＯＲ
ゲート９５及び９９〜１０６と、ＡＮＤ ゲート９７
と、１ビツト全加算器１０９〜１１６と金具備する。Ｘ
ＯＲゲー ） ９９〜１０６の一方の入力端子である入
力端子ＳＯ〜８７７よ、ラッ″ｆ４６，４８゜５０．５
２，５４，５６．５８及び６０からの６４ビットの出力
のうちの８ビツトに対応する。同様に、Ｄｏ〜Ｄ７は宛
先ラッチ１８からの値である。８つの宛先ビット及び８
つの原始ビットから成る１つの画素し、か示さｆｌてい
ないが、８画素分、すなわち６４ビットの原始データ及
び宛先テークを処理するために必要とされる付加回路は
十分に当業者の能力の範囲内にあると思われる。減算を
実行すべき場合、線路９６に１が供給され、５ｏ−８７
とＤＯ〜Ｄ ７との間で１ピント全加算器１０９〜１１
６の動作により減算演算が実行される。同様に、線路９
６ｋ・こ（）全供給すれば加算が実行される。加減算器
６８により実行さねた加算又は減算の結果は飽和論理回
路７０（・こ人力さ、Ｌする。飽和論理回路ＴＯはＸＯ
Ｒゲ−） １２１及び１２３と、ＮＡＮＴ）ゲート１２
５と、マルチプレクサ１２７と、ＡＮＤゲート１２９−
１３５とを具備する。線路９８Ｖ（ゼロが供給されると
、マルチプレクサ１２７は１ビツト全加算器１０９から
の出力全選択し７、ＡＮＩ）ゲー １１２９〜１３５は
１ビツト全加算器１１０〜１１６からの出力をそれぞれ
発生する。これに対し、線路９８が１に設定されると、
ＮＡＮＤゲー１−１２５の出力が０であるときにマルチ
プレクサ１２７がＸＯＲゲー＋１２３の出力を選択し月
つＡＮＤゲート１２９−・１３５の出力が０となるよう
に、ＮＡＮＤゲー）１２５はＤ７及び１ビツト全加算器
１０９の出力の関数とし、てＯ又はｌを出力する。この
ようにしで、飽和論理回路７０は、１２８とＯの間の値
のみがマルチプレクサ７２に提供されるように、合計値
が０と１２８になったときに飽和する。
ゲート９５及び９９〜１０６と、ＡＮＤ ゲート９７
と、１ビツト全加算器１０９〜１１６と金具備する。Ｘ
ＯＲゲー ） ９９〜１０６の一方の入力端子である入
力端子ＳＯ〜８７７よ、ラッ″ｆ４６，４８゜５０．５
２，５４，５６．５８及び６０からの６４ビットの出力
のうちの８ビツトに対応する。同様に、Ｄｏ〜Ｄ７は宛
先ラッチ１８からの値である。８つの宛先ビット及び８
つの原始ビットから成る１つの画素し、か示さｆｌてい
ないが、８画素分、すなわち６４ビットの原始データ及
び宛先テークを処理するために必要とされる付加回路は
十分に当業者の能力の範囲内にあると思われる。減算を
実行すべき場合、線路９６に１が供給され、５ｏ−８７
とＤＯ〜Ｄ ７との間で１ピント全加算器１０９〜１１
６の動作により減算演算が実行される。同様に、線路９
６ｋ・こ（）全供給すれば加算が実行される。加減算器
６８により実行さねた加算又は減算の結果は飽和論理回
路７０（・こ人力さ、Ｌする。飽和論理回路ＴＯはＸＯ
Ｒゲ−） １２１及び１２３と、ＮＡＮＴ）ゲート１２
５と、マルチプレクサ１２７と、ＡＮＤゲート１２９−
１３５とを具備する。線路９８Ｖ（ゼロが供給されると
、マルチプレクサ１２７は１ビツト全加算器１０９から
の出力全選択し７、ＡＮＩ）ゲー １１２９〜１３５は
１ビツト全加算器１１０〜１１６からの出力をそれぞれ
発生する。これに対し、線路９８が１に設定されると、
ＮＡＮＤゲー１−１２５の出力が０であるときにマルチ
プレクサ１２７がＸＯＲゲー＋１２３の出力を選択し月
つＡＮＤゲート１２９−・１３５の出力が０となるよう
に、ＮＡＮＤゲー）１２５はＤ７及び１ビツト全加算器
１０９の出力の関数とし、てＯ又はｌを出力する。この
ようにしで、飽和論理回路７０は、１２８とＯの間の値
のみがマルチプレクサ７２に提供されるように、合計値
が０と１２８になったときに飽和する。
線を消す動作（）゛なわち、表示装置から先に引かれて
いた線全消去するためにその線を正確になぞること）を
実行するために、ラッチ４６，４８゜５０．５２，５４
，５６．５８又は６０から加減算器６８に供給される償
金宛先ラッチ７Ｂにより供給された先に取出された値か
ら減算すべき場合、加減算器６８は先の値（メモリイン
タフェース１４から読取られる）から新たな償金減算す
るが、その間、飽和論理回路７０は、減算された値が宛
先データ出力ラッチＴ４に供給されて、そこからメモリ
インタフェース１４へ出力されるように、非動作状態に
される。フレームバッファの走査中、値は第１図のルッ
クアップテーブル１５に供給され、ルックアップテーブ
ル１５はＯから１２８までの様々に異なる値を自から黒
までの単色の様々に異なる陰影と相関させる。ルックア
ップテーブル１５は、さらに、８から１２０の数値を値
２４８から１３６に割当てられた単色の同じ様々な陰影
と相関させる。この概念は第８図に示されているが、第
８図では、０から２５５までの値と黒から白に至る様々
に異なる陰影との対応を示す。たとえば、特定の１つの
画業の全ての副画素値の加算の結果が黒色を表わすもの
と（−て設定される場合、線を消去するためには、黒色
に陰影づけられた画素を白色に陰影づけなければならな
い。上記の先行演算は加算であったので、黒色の補色−
白色であるに対応Ｊ“る０の値金得るためには、数値１
２８金先の数値１２８から力１１減躊器６８により減算
しなければならないであろう。そこで、ニーデーは、白
色に到達するために、先に説明したような方法でＣＰＵ
９を介して先の画素値からの１２８の減算を指令するこ
とになる３、ルックアップテーブル１５は、第８図に示
す通り、９６と１６０の双方がダークグレーを表わし、
６４と１９２の双方がグレーを表わすというように、２
つの値が同じ陰影に割当てられるような相関関係を有し
ている。唯一の例外は、０が純白を表わし、１２８が真
黒を表わすという点である。加算又は減算はルックアン
プテーブル内で所望の線引き動作及び線消し動作に対し
て単一の方向に動く。すなわち、第８図に示すグレース
ケールに沿って、線消しの場合は時計回り方向、線引き
の場合は反時計回り方向に動く。本発明の概念から逸脱
せずにより多い又は少ない数の陰影金倉むより高い又は
低いビット分解能？使用できること、並びに画素ごとの
副画素の数音加減して画素粒状度全加減できることは明
白であろう。
いた線全消去するためにその線を正確になぞること）を
実行するために、ラッチ４６，４８゜５０．５２，５４
，５６．５８又は６０から加減算器６８に供給される償
金宛先ラッチ７Ｂにより供給された先に取出された値か
ら減算すべき場合、加減算器６８は先の値（メモリイン
タフェース１４から読取られる）から新たな償金減算す
るが、その間、飽和論理回路７０は、減算された値が宛
先データ出力ラッチＴ４に供給されて、そこからメモリ
インタフェース１４へ出力されるように、非動作状態に
される。フレームバッファの走査中、値は第１図のルッ
クアップテーブル１５に供給され、ルックアップテーブ
ル１５はＯから１２８までの様々に異なる値を自から黒
までの単色の様々に異なる陰影と相関させる。ルックア
ップテーブル１５は、さらに、８から１２０の数値を値
２４８から１３６に割当てられた単色の同じ様々な陰影
と相関させる。この概念は第８図に示されているが、第
８図では、０から２５５までの値と黒から白に至る様々
に異なる陰影との対応を示す。たとえば、特定の１つの
画業の全ての副画素値の加算の結果が黒色を表わすもの
と（−て設定される場合、線を消去するためには、黒色
に陰影づけられた画素を白色に陰影づけなければならな
い。上記の先行演算は加算であったので、黒色の補色−
白色であるに対応Ｊ“る０の値金得るためには、数値１
２８金先の数値１２８から力１１減躊器６８により減算
しなければならないであろう。そこで、ニーデーは、白
色に到達するために、先に説明したような方法でＣＰＵ
９を介して先の画素値からの１２８の減算を指令するこ
とになる３、ルックアップテーブル１５は、第８図に示
す通り、９６と１６０の双方がダークグレーを表わし、
６４と１９２の双方がグレーを表わすというように、２
つの値が同じ陰影に割当てられるような相関関係を有し
ている。唯一の例外は、０が純白を表わし、１２８が真
黒を表わすという点である。加算又は減算はルックアン
プテーブル内で所望の線引き動作及び線消し動作に対し
て単一の方向に動く。すなわち、第８図に示すグレース
ケールに沿って、線消しの場合は時計回り方向、線引き
の場合は反時計回り方向に動く。本発明の概念から逸脱
せずにより多い又は少ない数の陰影金倉むより高い又は
低いビット分解能？使用できること、並びに画素ごとの
副画素の数音加減して画素粒状度全加減できることは明
白であろう。
線路９８に供給される信号ＳＡＴと、線路９６に供給さ
れる信号＋７／−と、信号ＳＳＥＬ０及び５ＳＥＬ１と
は下記の真理値表に従って反エイリアシング論理６４に
より発生される。真理値表の中でＰＬＯＴ／ＩＪＮＰＬ
ＯＴ＝０は作図を意味し、Ｐ Ｌ ＯＴ／ＵＮＰＬＯＴ
＝１ は作図しないことを意味する。。
れる信号＋７／−と、信号ＳＳＥＬ０及び５ＳＥＬ１と
は下記の真理値表に従って反エイリアシング論理６４に
より発生される。真理値表の中でＰＬＯＴ／ＩＪＮＰＬ
ＯＴ＝０は作図を意味し、Ｐ Ｌ ＯＴ／ＵＮＰＬＯＴ
＝１ は作図しないことを意味する。。
クリア
消去
反転
排他的論理和
論理積
等価
ノ
オペレーション
ペイント反転
ペイント
セント
上記の表に示されていないラスター演算、すなわち、否
定論理和、線引き反転、消去逆転、否定論理積、線引き
及びペイント逆転については、反エイリアシング演算を
適用することができない。
定論理和、線引き反転、消去逆転、否定論理積、線引き
及びペイント逆転については、反エイリアシング演算を
適用することができない。
第２表は、第１表に記載されるブールラスター演算のそ
れぞれについて、上記の真理値表に定義されるような等
価反エイリアシングラスター演算を示す。表中、ｄは宛
先、Ｓは原始、ＳＡＴは線路９８にνける論理値Ｌ Ｐ
ＬＯＴは線路Ｐ Ｌ ＯＴ、／ＵＮＰＬＯＴにおける論
理値１、ＵＮＰＬＯＴは線路ＰＬＯＴ／ＵＮＰＬＯＴに
おける論理値Ｏ５−は線路９６における論理値０、士は
線路９６における論理値ｌをそれぞれ表わし、ｎａはそ
のブールラスター演算に関して利用可能な反エイリアシ
ングラスター演算が存在しないことを意味する。
れぞれについて、上記の真理値表に定義されるような等
価反エイリアシングラスター演算を示す。表中、ｄは宛
先、Ｓは原始、ＳＡＴは線路９８にνける論理値Ｌ Ｐ
ＬＯＴは線路Ｐ Ｌ ＯＴ、／ＵＮＰＬＯＴにおける論
理値１、ＵＮＰＬＯＴは線路ＰＬＯＴ／ＵＮＰＬＯＴに
おける論理値Ｏ５−は線路９６における論理値０、士は
線路９６における論理値ｌをそれぞれ表わし、ｎａはそ
のブールラスター演算に関して利用可能な反エイリアシ
ングラスター演算が存在しないことを意味する。
また、以上説明した本発明はその趣旨から逸脱せずに他
の特定の形態でも実施可能であることも明白であろう。
の特定の形態でも実施可能であることも明白であろう。
従って、以上の説明は単なる実例を示す九めのものであ
り、限定的な意味をもつと考えられるべきではなく、本
発明の範囲は特許請求の範囲に記載される。
り、限定的な意味をもつと考えられるべきではなく、本
発明の範囲は特許請求の範囲に記載される。
第１図は、本発明の環境を示すブロック線図、第２図は
、本発明を構成するデータ経路回路のブロック線図、第
３図は、フレームバッファ内の情報の８つの平面を示す
概略図、第４図（ａ）は、エイリアシングを発生させる
一様に黒色化された画素を示す１本の線の概略図、第４
図（ｂ）は、エイリアシングの影響を低減するために陰
影づけされている画素を示す１本の線の概略図、第５図
は、画素及びｍｔ＋画素の概略図、第６図（＆）は、反
エイリアシングマスク論理４０及び反エイリアシングフ
ィルタ３８の概略図、第６図（ｂ）は、マルチプレクサ
８４〜８７０入力全変化させるために反エイリアシング
マスク論理４０の各ＡＮＤゲートに印加されることが可
能な入力を列挙した真理値表、第７図は、加減算器論理
６８及び飽和論理ＴＯの概略図、及び第８図は、ルック
アラブチ・−フル１５のブレ陰影を表わす単色スケール
である。 ９・・・・ＣＰＵ、１３・・・・表示フレームバッファ
ｉ５＊＊ｓ−ルックアップテーブル、２０．１．、字
体レジスタ、２７．。１．パターンレジスタ、２８．３
０・・・・マルチプレクサ、３６・・・・バレルシフタ
、３８・争・・反エイリアシングフィルタ、４０争・・
・反エイリアシングマスク論理、４６，４８，５０，５
２，５４，５６゜５８．６０ ・φ・φラッチ、６２
・・φ・マルチプレクサ、６４・・・・反エイリアシン
グ論理、６８・・φ・加減算器、７０φ・・・飽和論理
、７４参ａ＊＠宛先データ出力ラツチ、７Ｂ−−＠・宛
先ラッチ、８０〜８３・・・・ＡＮＤゲート、８４〜８
７・・・争マルチブレクｔ、９５＠−−・ＸＯＲゲー
ト、 ９７ ・ ・ ・ ・ＡＮＤゲート、９９〜１０
６− ・ 争 ・ｘｏｉ（ゲー ト、１０９〜１１６
・ 拳 −ψｌビット全加算器、１２１ 、１２３・＠
φ−ＸＯＲゲト、 −ＮＡＮＤゲー ト、 マルチプレクサ、 １２９〜１３５ ・ＡＮＤゲ ト。
、本発明を構成するデータ経路回路のブロック線図、第
３図は、フレームバッファ内の情報の８つの平面を示す
概略図、第４図（ａ）は、エイリアシングを発生させる
一様に黒色化された画素を示す１本の線の概略図、第４
図（ｂ）は、エイリアシングの影響を低減するために陰
影づけされている画素を示す１本の線の概略図、第５図
は、画素及びｍｔ＋画素の概略図、第６図（＆）は、反
エイリアシングマスク論理４０及び反エイリアシングフ
ィルタ３８の概略図、第６図（ｂ）は、マルチプレクサ
８４〜８７０入力全変化させるために反エイリアシング
マスク論理４０の各ＡＮＤゲートに印加されることが可
能な入力を列挙した真理値表、第７図は、加減算器論理
６８及び飽和論理ＴＯの概略図、及び第８図は、ルック
アラブチ・−フル１５のブレ陰影を表わす単色スケール
である。 ９・・・・ＣＰＵ、１３・・・・表示フレームバッファ
ｉ５＊＊ｓ−ルックアップテーブル、２０．１．、字
体レジスタ、２７．。１．パターンレジスタ、２８．３
０・・・・マルチプレクサ、３６・・・・バレルシフタ
、３８・争・・反エイリアシングフィルタ、４０争・・
・反エイリアシングマスク論理、４６，４８，５０，５
２，５４，５６゜５８．６０ ・φ・φラッチ、６２
・・φ・マルチプレクサ、６４・・・・反エイリアシン
グ論理、６８・・φ・加減算器、７０φ・・・飽和論理
、７４参ａ＊＠宛先データ出力ラツチ、７Ｂ−−＠・宛
先ラッチ、８０〜８３・・・・ＡＮＤゲート、８４〜８
７・・・争マルチブレクｔ、９５＠−−・ＸＯＲゲー
ト、 ９７ ・ ・ ・ ・ＡＮＤゲート、９９〜１０
６− ・ 争 ・ｘｏｉ（ゲー ト、１０９〜１１６
・ 拳 −ψｌビット全加算器、１２１ 、１２３・＠
φ−ＸＯＲゲト、 −ＮＡＮＤゲー ト、 マルチプレクサ、 １２９〜１３５ ・ＡＮＤゲ ト。
Claims (1)
- 【特許請求の範囲】 １）背景色制御信号と前景色制御信号とを含む制御信号
を発生する中央処理装置を含み、字体レジスタ及びパタ
ーンレジスタの一方から選択される原始データと、フレ
ームバッファメモリから選択される宛先データとについ
て前記フレームバッファメモリに複数の平面に関してデ
ータを記憶するためにブールラスター演算を実行し、前
記フレームバッファメモリに記憶される前記宛先データ
は表示されるべき複数の画素の情報として編成され、前
記画素は、それぞれ、複数の副画素に論理上分割される
ような装置において、 （ａ）前記字体レジスタ及び前記パターンレジスタに結
合されて、原始データを選択する原始データ選択手段と
； （ｂ）前記原始データ選択手段及び前記中央処理装置に
結合されて、表示されるべき前記画素のそれぞれに関し
、１画像セグメントが副画素に対応する画素を通つてい
るときに画像セグメントと交わる副画素の数を発生する
反エイリアシングマスク論理手段と； （ｃ）前記反エイリアシングマスク論理手段に結合され
て、前記反エイリアシングマスク論理手段により発生さ
れる出力を符号化し、前記符号化された出力が表示され
るべき前記画素のそれぞれに関する複数のクレー陰影の
中の１つに対応するフィルタ手段と； （ｄ）前記中央処理装置に結合されて、前記前景色制御
信号及び前記背景色制御信号を使用し、前記複数の平面
のそれぞれに関して実行されるべきブルーラスター演算
を選択するマルチプレクサ手段と； （ｅ）前記マルチプレクサ手段及び前記中央処理装置に
結合されて、前記反エイリアシングマスク論理手段によ
り使用されるＳＳＥＬ０及びＳＳＥＬ１制御信号と、飽
和制御信号と、＋／−制御信号とを発生する論理手段と
； （ｆ）前記原始データ選択手段、前記フレームバッファ
メモリ及び前記論理手段に結合されて、各画素の副画素
情報の行ごとに、副画素値を加算及び減算する加減算器
手段と； （ｇ）前記加減算器手段に結合されて、前記加減算器手
段により出力される値を０と１２８との間の値に飽和す
る飽和論理手段とを具備する装置。 ２）背景色制御信号と前景色制御信号とを含む制御信号
を発生する中央処理装置を含むワークステーションで、
字体レジスタ及びパターンレジスタの一方から選択され
る原始データと、フレームバッファメモリから選択され
る宛先データとについて前記フレームバッファメモリに
複数の平面に関してデータを記憶するためにブールラス
ター演算を実行し、前記フレームバッファメモリに記憶
される前記宛先データは表示されるべき複数の画素の情
報として編成され、前記画素は、それぞれ、複数の副画
素に論理上分割されるような方法において、 （ａ）前記字体レジスタ及び前記パターンレジスタの一
方から原始データを選択する過程と； （ｂ）表示されるべき前記画素のそれぞれに関するグレ
ースケール値に対応する数を、１画素セグメントが副画
素に対応する画素を通つているときに画素セグメントと
交わる副画素の数の関数として発生する過程と； （ｃ）前記発生する過程により発生された出力を符号化
し、前記符号化された出力が表示されるべき前記画素の
それぞれに関する複数のグレー陰影の中の１つに対応す
る過程と；（ｄ）前記前景色制御信号及び前記背景色制
御信号を使用して、前記複数の平面のそれぞれに関して
実行されるべきブールラスター演算を選択する過程と； （ｅ）前記グレースケール値を発生する過程により使用
されるＳＳＥＬ０及びＳＳＥＬ１制御信号と、飽和制御
信号と、＋／−制御信号とを発生する過程と； （ｆ）各画素の副画素情報の行ごとに、前記グレースケ
ール値を発生する過程により発生される副画素値を加算
及び減算する過程と； （ｇ）前記加算及び減算する過程により発生される出力
値を０と１２８との間の値に飽和する過程とから成る方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US258,133 | 1988-10-14 | ||
| US07/258,133 US4908780A (en) | 1988-10-14 | 1988-10-14 | Anti-aliasing raster operations utilizing sub-pixel crossing information to control pixel shading |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02123469A true JPH02123469A (ja) | 1990-05-10 |
| JP2817060B2 JP2817060B2 (ja) | 1998-10-27 |
Family
ID=22979213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221864A Expired - Fee Related JP2817060B2 (ja) | 1988-10-14 | 1989-08-30 | 画像表示装置およびその方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4908780A (ja) |
| JP (1) | JP2817060B2 (ja) |
| AU (1) | AU614836B2 (ja) |
| CA (1) | CA1309183C (ja) |
| GB (1) | GB2223916B (ja) |
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