JPS63201792A - ビデオ表示アダプタ及びピクセル・プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般にコンピュータと付属のラスク走査ビデオ
表示モニタの間のインターフェース用の表示アダプタの
分野に関するものである。さらに具体的には、安価な小
形の独立型ワークステーション内の小形のマイクロ・シ
ステムおよびミニ・システムにはこれまで使用できなか
った多くの機能を提供する、そのようなアダプタに関す
るものである。

さらに詳細には、本発明は、重要なデータ操作能力を有
するそのようなビデオ・アダプタ用のデータ経路アーキ
テクチャに関し、このデータ経路アーキテクチャはシス
テムのＣＰＵの負担を軽＜シ、特に限られた処理能力を
有する小形システムに関してアダプタの融通性を増大さ
せる。

Ｂ、従来技術 パーソナル・コンピュータのワークステーションの速度
およびファイル容量が増大するにしたがい、高解像度の
知能型表示アダプタに対する要求も増大している。従来
は専用の図形表示装置を有するメインフレーム・コンピ
ュータに限られていた大きな図形アプリケーションが、
アダプタのこの増加した能力を使って、それらの図形ア
プリケーションを独立型システムに移行させることがで
きる。本発明は、そのような複雑な図形アプリケーショ
ンに必要な図形機能および処理能力を独立型ワークステ
ーションで提供するために、ビデオ表示アダプタに組み
込むことができる機能に関するものである。

そのような能力が増加した表示アダプタは、非常に広範
なアプリケーションに適用できる高性能で妥当な価格の
アダプタ機能を提供することができる、ＩＢＭ　　ＰＣ
／ＡＴおよび１８Ｍ　ＲＴ／ＰＣ等の小形の独立型シス
テムにとって特に必要である。

画素データ経路の主な役割は、フレーム・バッファ・デ
ータに対する便利なアクセスをホスト・プロセ、ツサに
提供することである。そのようなデータ経路のアーキテ
クチャに対する既存の手法によっては通常完全には解決
できない幾つかの問題がある。

フレーム・バッファ・アーキテクチャはイメージの画素
構造またはプレーン構造をサポートする。

すなわち、従来のアーキテクチャは、特定の領域のアプ
リケーションに対してのみすぐれた処理能力をもたらす
。

したがって、画素本位のアーキテクチャ（例えば、イメ
ージ処理アプリケーション）では、通常、数個の画素が
並行してアクセスされるが、１つのプレーンの同数のビ
ットを処理することができるだけであるみしたがって、
プレーン本位のアプリケーションに対する処理能力は、
フレーム・バッファの入出力幅を十分に使用できないの
で、通常は低い。

プレーン本位のシステム（例えば、２．５次元グラフィ
ックス）では、同じプレーンからの複数ビットのデータ
は容易にアクセスできるが、画素のアクセスが必要なア
プリケーションの場合は、１つの画素にアクセスするの
に数メモリ・サイクルを使用しなければならない。

ホスト・プロセッサに対するデータの表示は、アプリケ
ーションによって決まる。３２ビツトのホスト・プロセ
ッサを例にとると、プロセ・ソサ・ワードは、画素本位
のアプリケ−シロンの場合は、４個の（８ビツト）画素
を表わし、プレーン本位の問題の場合は、同一プレーン
の３２ビ・ソトを表わし、画素データ・フィールドを処
理する場合は、対応する数の画素「スライス」を表わす
。

ホスト・データ・バスがフレーム・バッファに「ワイヤ
接続」されている場合、ホストはワードを再配列し、フ
レーム・バッファの入出力レイアウトに関してビットを
配置しなければならない。

アディソン＝ウニズリ−（Ａｄｄ　１ｓｏｎ−Ｗｅｓ　
ｌｅｙ　）社から１９８２年に刊行されたＪ、Ｄ、フオ
レイ（Ｆｏｌｅｙ）とＡ、パン・ダム（Ｖａｎ　Ｄａｍ
　）の著書「対話式コンピュータ・グラフィックスの基
礎（Ｆｕｎｄａｍｅｎｔａｌｓ　ｏｆ　Ｉｎｔｅｒａｃ
ｔｉｖｅ　ＣｏｍｐｕｔｅｒＧｒａｐｈｉｃｓ）　Ｊ　
、４　ｅ３５．４８４−４８５ページに記載されている
、従来のビット・ブロック転送（ＢＩＴＢＬＴ）プリミ
ティブの概念は、単一領域のコピーまたはプレーン間の
論理演算の場合のみ処理能力が向上する。ビット・ブロ
ック転送ハードウェアへの算術演算の組込みが試みられ
てきたが、カラー図形では役立たないことが一般に判明
している。したがって、カラーの処理は通常ホストによ
って行なわれてきた。

しかし、カラー図形の分野には、非常に重要なアプリケ
ーション、特に文字またはベクトルの高速エイリアシン
グ防止コピーがある。パウル　Ｎ。

シ式ルツ（Ｐａｕｌ　Ｈ，５ｈｏｌｔｚ）の「ラスク表
示装置上での高品質カラー・イメージの作成（Ｍａｋｉ
Ｂ旧ｇｈ−Ｑｕａｌｉｔｙ　Ｃｏ１ｏｒｅｄ　Ｉｍａｇ
ｅｓ　ｏｎ　Ｒａ５ｔｅｒＤｉｓｐｌａｙｓ）　Ｊ　、
研究報告ＲＣ９Ｅｆ３２　（１９８２年）を参照のこと
。これは、ニューヨーク州、ヨークタウン・ハイツのＩ
ＢＭ）マス　Ｊ、ワトソン研究センターの図書室から入
手できる。この動作は低解像度の画面上でさえ非常に高
品質のテキスト（または図形）をもたらし、限られた数
のカラー（たとえば、背景１６色、文字に１６色）の場
合＝６− は、画素輝度およびカラー属性に関する単純がっ均一な
算術演算しか必要としない。

全点アドレス可能フレーム・バッファは、そのアドレス
に無関係に、アクセスされたワードで適正な順序のビッ
トをもたらすことができるある種のデータ整合を必要と
する。ＡＣＭ　Ｔｒａｍｓ、Ｇｒａｐｈｉｃｓ。

第２巻、第１号、（１９８３年１月）、３２−５６ヘー
シ＋１１：所載のロバ＝）　　Ｆ、スプロウル（Ｒｏｂ
ｅｒｔ　Ｆ、５ｐｒｏｕｌｌ）　、イワシ　Ｅ、サザー
ランド（Ｉｖａｎ　Ｅ、５ｕｔｈｅｒｌａｎｄ）　、ア
リステア・トンプソン（Ａｌｉｓｔａｉｒ　Ｔｈｏｍｐ
ｓｏｎ）　、サティシュ・グプタ（Ｓａｔｉｓｈ　Ｇｕ
ｐｔａ）、およびチャールズ・ミンター（Ｃｈａｒｌｅ
ｓ旧ｎｔｅｒ　）の論文「８×８表示装置（Ｔｈｅ　８
　ｂｙ　８　ｄｉｓｐｌａｙ）　Ｊを参照されたい。

ホスト・プロセッサはそのような動作を処理することが
できるが、時間がかがりすぎ、かつアプリケーションに
依存する。本発明は、この整合をユーザに見えないよう
にする特別な整合装置を提供する。

現在、市販されている１メガのメモリ・チップを使用す
れば、フレーム・バッファ・データ幅が狭いために、プ
レーン本位の動作の処理能力が大幅に低下することがあ
る。たとえば、２５６にのチップ（６４Ｋ　Ｘ　４　）
を使用すれば、データ経路は１メガのチップ（２５６Ｋ
Ｘ４）の場合よりも４倍広くすることができる。

前記の参考文献に加えて、以下の参考文献は、従来技術
の調査で発見された本発明に最も近い技術であり、前記
の参考文献と共に、発明者等にとって既知の、最も近い
関連する従来技術を構成する。

米国特許第４４３４５０２号および第４４４２５０３号
は共に、データをバッファに供給する付加データ経路ま
たはチャネルを有する、ビデオ・フレーム・バッファ・
アーキテクチャについて記載している。本発明は、以下
に述べる幾つかの点でこれら２つの特許とは異なる。

この２件の特許はいずれも、高性能かつ高品質のエイリ
アシング防止テキストまたは図形をもたらすように、ビ
ット・ブロック転送の通常の動作を拡張することについ
て論じていない。

これらの特許は、プレーンによってのみ便利にアクセス
できるフレーム・バッファについて記載している。画素
にアクセスするためには、全てのプレーンを同時に読み
取らなければならない。次のステップで、外部装置（た
とえば、マイクロプロセッサ）が、画素値に関する算術
演算を行なえるように、フレーム・バッファから読み取
ったビットを再配列することができる。本発明はフレー
ム・バッファ・データ経路の簡単な再配置をもたらし、
画素値に関する算術演算にとってもビット値に関する論
理演算にとっても便利な方法でそれを修正する。

どちらの特許も高密度のメモリ・チップを対象としてい
ない。全く反対に、低密度のチップを使う方が、別個の
フレーム・バッファ・モジュールをうまく構成すること
ができる。したがって、各モジュールに対するデータ整
合を、特定のモジュールに供給されるアドレスに応じて
、別々に行なわれなければならない。

本発明では全く反対の手法をとる。この手法はフレーム
・バッファを単一ブロックと見なす。したがって、全て
のデータ再配列がフレーム・バッファの全入出力ビット
に対して同じ簡単な方法で行なわれる。その結果、ビッ
ト再配列のために必要なハードウェアが簡単になる。

全点アドレス可能なようにビットを再配列することに加
えて、本発明では、入出力インターフェースの追加的再
配列が行なわれる。これは、アプリケーションの要件に
基づいて、外部マイクロプロセッサとの都合のよいイン
ターフェースをもたらす。すなわち、マイクロプロセッ
サの視点からすれば、フレーム・バッファが、プレーン
、画素またはスライスごとに構成されているように見え
るようにすることが可能である。画素またはスライスの
アクセスがビットごとのアクセスよりも重要であるアプ
リケーションのためにフレーム・バッファを使用する場
合、それは外部プロセッサのオーバーヘッドを低減する
ことより、はるかに高い処理能力をもたらす。

本発明は、高密度（たとえば、１メガビツト）のメモリ
・チップを使用し、したがって、少数の入出力線のみが
使用可能である場合に、データ経路を構成する経済的な
方法を教示する。この２つの特許はいずれもこの点につ
いて論じていない。

なぜならば、これらの特許で述べられている方法で高密
度チップを使用すると記憶容量が大量浪費されるからで
ある。

その結果、本発明で教示される解決策は、米国特許第４
４３４５６２号または米国特許第４４４２５０３号のい
ずれかの手法よりもＶＬＳ　Ｉの設計に適しており、一
層広範なアプリケーションに対して一層大きな処理能力
をもたらし、最近の高密度メモリ・チップに好適に使用
することができる。

米国特許出願箱Ｅ３１Ｅｉ０４７号は、主として、水平
解像度が２の累乗でない場合にデータ・フィールドを整
合させることを目的とした、メモリ・チップにおける「
オン・チップｊビット再配列に関するものである。これ
は、通常のメモリ・チップに対する外部ビット再配列を
扱う本発明とは無関係である。

Ｃ１発明が解決しようとする問題点 前述のように、従来技術には、種々のモードでビデオ・
データを処理するのに適していないという問題点があっ
た。

Ｄ０問題点を解決するための手段 本明細書に記載された発明の目的は一般に、表示システ
ムの性能を大幅に増大させ、プログラムミングを容易に
し、制御コードを短縮する、画素データ経路アーキテク
チャによって実現される。

このアーキテクチャは、アプリケーションの画素本位の
領域をもプレーン本位の領域をも都合よく′処理する方
式でデータ・バス幅を完全に活用してフレーム・バッフ
ァをサポートするためのデータ経路を構成する。このア
ーキテクチャはさらに、最も頻繁に出会うアプリケ−シ
ロン用のホスト・データ・ワードの再配列をもたらし、
この時間のかかる動作からホストを解放する。

このアーキテクチャは、カラー・エイリアシング防止コ
ピーに対する特別なハードウェア補助装置を含む。この
アーキテクチャは、高品質テキスト・タイピングの能力
をテキスト処理アプリケーションにとって十分であり、
かつ通常は２レベルのテキストにとってのみ使用可能で
あった要件以上に向上させる。

ここに開示するアーキテクチャは、さらに単一ホスト・
ワードを使って同数のビットを１つの平面に書き込み、
任意の方向の対応する数の画素に順次アクセスする方式
で、データ経路の内部にデータを記憶することができる
。したがって、ページ・モードを水平方向で使って、以
前はもっと低密度のメモリ・チップでのみ実用的であっ
た範囲にまでプレーン本位の動作に対するシステム処理
能力を増大させることができる。

Ｅ、実施例 全点アドレス可能フレーム・バッファ用の本発明の画素
データ経路アーキテクチャの詳細な説明に取りかかる前
に、本発明が特に効用をもつビデオ・アダプタについて
簡単に概説する。もちろん、ここで説明するビデオ・ア
ダプタは例示のみのためであり、当業者には明らかなよ
うに、本発明が他のビデオ・アダプタ・アーキテクチャ
にもを利に使用できることは言うまでもない。

本発明が特に効用をもつビデオ表示アダプタの全体的機
能ブロック・ダイヤグラムを第１図に示す。

このビデオ表示アダプタは、ＩＢＭ５０８１など現在市
販されてい４磯つかの表示モニタ装置のどれでも駆動す
ることができる、高解像度で中程度の機能の図形表示形
態アダプタであると考える。

現在実現可能な形態では、このアダプタは１０２４Ｘ１
０２４画素の解像度を有するそのようなモニタをサポー
トし、１画素当たり８ビツトのビデオ・データ情報をも
たらし、カラー・データまたはグレイ・スケール・デー
タあるいはその両方の間で分配できる２５６種類の可能
な制御機能を提供する。

次に、アダプタの全体的機能の簡単な説明を行なうが、
そのようなアダプタのさらに詳細な説明については、米
国特許出願第１３８４２号を参照されたい。このビデオ
表示アダプタ全体の主目的は、幾分限られた処理能力を
有するプロセッサまたはＣＰＵに接続される比較的安価
なアダプタに拡張ビデオ表示機能をもたらすことであり
、普通ならもっと複電１１なＣＰＵでしか実行できない
機能がこのアダプタで提供される。さらに、これらの機
能は比較的簡単な単純化された命令セットを介して実現
できる。

第１図では、アダプタ全体は以下の主要構成要素から成
る。ディジタル信号プロセッサ１０はアダプタの資源全
体を管理するために使用され、表示座標を変換し、その
他の幾つかのかなり複雑な信号処理タスクを実行する。

命令およびデータ記憶装置１２は命令ＲＡＭであり、当
然のことながら、信号プロセッサ用の追加のマイクロ・
コードをロードできる。記憶装置１２はデータＲＡＭと
しても働き、信号プロセッサ１０とシステム・プロセッ
サの間の主インターフェースをもたらす。記憶装置１２
はまた、信号プロセッサ１０用の主記憶装置としての機
能を果たす。

コマンドＦＩＦＯと記されたブロック１４は、入出力バ
ス１６を介して順次コマンドをディジタル信号プロセッ
サに送るための大力バッファとして働き、当然のことな
がら、ビデオ表示アダプタをシステム・プロセッサに接
続する。

画素プロセッサ１８は、描線や、表示画面の有限領域が
操作できる（ビット・ブロック転送）ようにするアドレ
ス操作など、幾つかの表示支援機能を実行する論理を含
んでいる。この表示アダプタの幾つかの新規な態様は、
画素プロセッサ１８に存在する。

フレーム・バッファと記されたブロック２０は、適当な
ディジタル／アナログ変換回路を介してモニタに供給す
る、ビデオ・ランダム・アクセス・メモリを含んでいる
。明らかなように、ここで開示する構成はほぼＩＫＸＩ
Ｋ画素の解像度を有し、各画素は、モニタに表示される
ビデオ・データの個々の構成要素を表わす。各画素はフ
レーム・バッファの８つのプレーンに記憶可能なだけ多
くの情報を含むことができ、すなわち１画素当たり８ビ
ツトのデータがある。さらにまた、この８ビツトはカラ
ー・モニタの赤、緑および青の間に、またはグレイ・ス
ケールの白黒モニタで強度情報のために分配することが
できる。

本発明の主題は、画素プロセッサ１８のアーキテクチャ
にあり、以下の説明から明らかなように、ビデオ・アダ
プタの動作が大幅にスピードアップできるようにする幾
つかの機能をもたらす。

次にこの実施例の詳細について言及する。ＩＫＸＩＫの
解像度を存する８ビツトのフレーム・バッファが、４イ
ン・ライン（画素）全点アドレス可能アクセスを行なう
ものと仮定する。

そのようなフレーム・バッファは、第２図に示すように
、８個の２５６　Ｋ　Ｘ　４メモリ・チップで構成する
ことができる。フレーム・バッファ入出力データは幅３
２ビットであり、４個の画素に対する読取り／書込み動
作を並行して行なうことができるが、それより大きな、
または小さい数の画素ももたらすことが容易に認識され
る。

ト（第５図）を更新または読み取ることができる。

１６ビツト・プレーンの更新の特殊な場合として、マス
キング機構を使って４ビツトのベクトルをフレーム・バ
ッファに書き込むことができる（第６１図）。本発明で
は、マスキングは米国特許出願第１３８４３号に記載さ
れたフレーム・バッファ書込み許可制御の一部と見なし
、このデータ経路ハードウェアの一部とは見なさない。

第３図ないし第６図に示すように、ホスト・プロセッサ
の１６ビツト・データ・ワードは、プレーン・モード、
画素モードおよびスライス・モード（第７図）に対して
異なるレイアウトおよび構成を有する。画素モードでの
（４画素アクセスの）２つの左側または右側の画素およ
びスライス・モードでの４個の画素全ての下半分または
上半分が処理できる。

４画素直線行アクセス（すなわち、米国特許出願第１３
８４３号に記載された４画素行アクセス）に基づけば、
データ経路アーキテクチャは、最も簡単な場合、各々１
つの画素を処理する４本のチャネルから成るものとして
表わすことができる（第８図）。画素チャネルはマルチ
プレクサＭＵＸ。

宛先レジスタＳＲ１組合ス・レジスタＳＲ１組合せ装置
ＣＯＭＢおよび３状態バツフアＢを備えている。

３対１マルチプレクサＭＵＸにより、ＤＲレジスタがフ
レーム・バッファ・データ、ホスト・データ、またはＣ
ＯＭＢＪ置からのＳＲデデーとＤＲデデーの組合せの結
果を受は取ることができるようにする。

ＤＲレジスタおよびＳＲレジスタはビット・ブロック転
送動作を処理し、フレーム・バッファのソース・データ
および宛先データを記憶する。

ＣＯＭＢ装置はＤＲデデーおよびＳＲデデーに対する論
理演算および算術演算を行なう。ＭＵＸの出力はバッフ
ァＢにも接続され、更新データをフレーム・バッファ入
出力バスに供給する。ＳＲレジスタおよびＤＲレジスタ
はパイプライン化されており、幾つかの異なるビット・
ブロック転送動作が可能である。たとえば、４個の画素
について同時に組合せビット・ブロック転送を行なうこ
とができ、もっと大きな画素領域（たとえば、４×４）
に対して反復して行なうことができる。さらに、ホスト
・データをＳＲレジスタに転送することができ、フレー
ム・バッファの所望の領域をクリアするための固定ソー
ス・データとして、またはコピーまたは組合せビット・
ブロック転送の固定ソースとして使用することができる
。後者の場合は、ホスト・データがその中にロードされ
た後で、ＳＲの更新を使用禁止にしなければならない。

ホスト・データの再配列を行なうためには、２つの追加
装置が必要である。すなわち、ＩＮＦＯＲＭ（イン・デ
ータ・フォーマツタ）およびＯＵＴＦＯＲＭ（アウト・
データ・フォーマツタ）であり、それらについて続いて
説明する。マルチプレクサＭＵＸの出力はＯＵＴＦＯＲ
Ｍ装置の入力に接続され、ＯＵＴＦＯＲＭの３状態出力
とＩＮＦＯＲＭの入力はホストの双方向データ・バスに
接続される。第８図のデータ経路の各チャネルは８ビツ
ト構造を有し、そのため、プレーン本位のアプリケーシ
ョンで動作するのは不都合になるが、画素本位のアプリ
ケーション用の画素データをＣＯＭＢ装置に供給するこ
とが可能になる。２種類のアプリケーションを満足させ
るため、フレーム・バッファと画素データ経路の間の通
信は「画素ごと」でなく「画素−プレーンの組合せごと
」に実施することが好ましい−（第９図）。

４本の８ビツト画素チャネルの代わりに、データ経路は
８本の４ビツト・プレーン・チャネルＰＨＬＯ−７と４
個の８ビット組合せ装置ＣＯＭＢＯ−３から成る。

第２図に示すフレーム・バッファの４ビツト・プレーン
０−７は、４ビツト・マルチプレクサ、すなわち、第１
０図に示す各プレーン・チャネルＰＬＨＯ−７のＭＵＸ
の対応するＹ入力に接続される。各プレーン・チャネル
（ＰＣ’Ｈ）の４個のビット・レジスタＳＲおよびＤＲ
は互いに同じ接続を有し、第８図に示したようなマルチ
プレクサＭＵＸを有する。しかし、プレーン・チャネル
のＤＲレジスタおよびＳＲレジスタの出力は、４個の８
ビット組合せ装置ＣＯＭＢがそれぞれ必要な画素データ
を供給されるように、これらの装置に接続される。した
がって、３本の３２ビット内部データ・バスが第９図に
示されている。宛先バスはＤＲレジスタの全出力を受は
取り、ソース・バスはＳＲレジスタの出力に接続され、
組合せバスはＣＯＭＢ装置の出力を受は取る。さらに、
画素の半分の更新を制御するため、下側の４チャネルＰ
ＣＨＯ−３のＳＲレジスタはＬＤＩ信号によってロード
され、上側の４チャネルＰＣＨ４−７はＬＤ２信号によ
りロードされる。

ＣＯＭＢＯのＡ入力は全てのＤＲレジスタの８個のビッ
トＯを受は取り、ＣＯＭＢＯのＢ入力は全てのＳＲレジ
スタのビット０に接続され、ＣＯＭＢＩのＡ入力は、全
てのＤＲレジスタのビット１に接続され、以下同様であ
る。ＣＯＭＢＯ（７）Ａ入力は宛先バスから画素０のデ
ータを受は取る。

ＣＯＭＢＯのＢ入力はソース・バスから画素０のデータ
を受は取り、以下同様である。ＣＯＭＢＯのＡ〈０〉入
力は宛先バスから画素０のビットＯを受は取り、ＣＯＭ
ＢＯのＢ〈０〉入力はソース・バスから画素Ｏのビット
０を受は取り、以下同様である。

次に８ビツトのＣＯＭＢ出力は、各ＰＣＩが適正な４ビ
ツト・プレーン・データを得るように、マルチプレクサ
ＭＵＸ（第９図および第１０図に示す）の対応するＺ大
功に分配される。したがって、ＰＣＨＯ−７のマルチプ
レクサＭＵＸのＺ入力の８個のビットＯは、ＣＯＭＢＯ
装置のビット０−７に接続され、Ｚ入力のビット１はＣ
０ＭＢ１装置のピッ）Ｏ−７に接続され、以下同様であ
る。

したがって、画素値に対する演算の結果がプレーン間に
分配され、組合せ装置に画素データを供給するためにプ
レーンのデータが集められる。その結果、画素本位のア
プリケーションでは、ＣＯＭＢ装置は画素に対する算術
演算および論理演算を並行して行なうことができる。プ
レーン本位の動作では、対応する画素ビットに対する論
理演算でプレーンに対する必要な論理組合せ操作が行な
われる。このような自在性のために、本明細書で開示す
るアーキテクチャは通常のデータ経路手法と区別され、
後で示すように、エイリアシング防止コピー支援ハード
ウェアを含むことが可能になる。

この構造のもう１つの利点は、データ整合のために全点
アドレス可能手法で必要なバレル・シフタをこのとき容
易にデータ経路に設けることができ、それらの制御が不
可欠になることである。

８個の４ビツト・バレル・シック（ＢＳＨ）が平面チャ
ネルに含まれ、共通の制御を受け（第９図参照）、シフ
トの方向はフレーム・バッファ書込み許可信号（ＦＢＷ
Ｅ）によって制御され、シフトされる位置の数はフレー
ム・バッファ・アドレスＸＡＤ＜０．１＞の水平部分の
２つの最下位ビットによって規定される。ＢＳＨの位置
はマルチプレクサＭＵＸとＤＲレジスタの間になるよう
に選び、そのため、ＢＳＨが読取り動作（Ｆ　ＢＷＥ信
号が使用禁止になる）と書込み動作（ＦＢＷＥ信号は使
用可能になる）の間に２回使用でき、フレーム・バッフ
ァ・データの整合がホストの介入なしに自動的に行なわ
れる。

整合の仕組を説明するため、対応するＭＵＸ出カビット
Ａ１Ｂ１Ｃ１ＤをレジスタＤＲのビット０−３に接続す
る各４ビツト経路Ｘ１ＹＸＺごとに、ＭＵＸの大力ビッ
トをＡ１Ｂ１Ｃ１Ｄと呼ぶことにする。次に、フレーム
・バッファ・ワードがワード境界の内側にある場合は、
水平アドレスＸＡＤ＜１．Ｏ＞の最下位ビットはＯであ
り、バレル・シフタＢＳＨに対するシフト番号はＯであ
り、マルチプレクサＭＵＸの全Ｙ入力のビットＡは左端
の画素Ａに接続され（画素Ａの最下位ビットＯはＰＣＨ
ＯのＭＵＸの入力ＹのビットＡに接続され、画素Ａの最
上位ビット７はＰＣＨ７のＭＵＸのビ、ットＡに接続さ
れる）、全Ｙ入力のビットＢは次の画素Ｂに接続され、
以下同様である。

同様に、画素Ａのデータ・ビット０−７はチャネルＰＣ
Ｉ（０−７のレジスタＤＲのビットＯに接続され、画素
Ｂのデータ・ビットＯ−７はチャネルＰＣＨＯ−７のレ
ジスタＤＲのビット１に接続され、以下同様である。

フレーム・バッファ・ワードがワード境界の内側にない
場合は（たとえば、ＸＡＤ＜１．Ｏ＞が０．１）、フレ
ーム・バッファから読み取られる画素Ａ、Ｂ、Ｃ１Ｄの
データが、マルチプレクサのＹ入力のビットＢ１Ｃ，Ｄ
１Ａを供給する。バレル・シフタはＭＵＸ出力を左側に
１位置だけシフトし、ＤＲレジスタのビット０は再び画
素Ａのデータを受は取り、ビット１は画素Ｂのデータを
受は取り、以下同様である。

書込み動作中、たとえば組合せ装置の出力データをフレ
ーム・バッファのＸＡＤ’＜１．０＞＝０゜１を有する
位置に書き戻すと、右側に１位置だけシフトが行なわれ
、対応するフレーム・バッファの入出力ピンに画素の適
正な分配をもたらす。

言い換えると、８つの平面を等しくシフトすることによ
り画素の整合が行なわれる。

第２図、第７図および第１２図ないし第１４図の番号を
付けられた種々のビットおよび画素が第１１図のデータ
・イン・フォーマツタにどのように記憶され、かつその
中を通過するかを見るために第１１図を参照すべきこと
に留意されたい。とくに、２つの入力マルチプレクサ（
Ｉ　ＮＭＵＸ　１および２）を通過するビットの構成を
見ること。

当業者には明らかなように、２つのＩＮＭＵＸ装置の下
側部分のビット指定は、記憶を意味するものではなく、
画素、画素スライスまたはプレーンを構成するビットが
３．ｐの可能な動作モードの間にこの装置を通過すると
き、それらの構成がどのように行なわれるかを図式的に
示すことを意図したものにすぎない。したがって、この
図は、データがプレーン・チャネル論理に渡されるとき
種々の画素およびプレーンを追跡することにより、アー
キテクチャ全体がホスト・データに対してどのように作
用するかをはっきりと示している。

ホスト・データを用いてフレーム・バッファを更新する
には、ホスト・データをＩＮＦＯＲＭ装置（第１１図）
のデータ・イン・レジスタＤＩＮＲにロードしなければ
ならない。この装置は２つのマルチプレクサＩＮＭＵＸ
１およびＩＮＭＵＸ２を備え、これらのマルチプレクサ
はプレーン・チャネル内のマルチプレクサＭＵＸの適正
なＸ入力ビツトにホスト・データ・ビットを分配する。

各ＩＮＭＵＸマルチプレクサは、「モード」に応じて３
つの１６ビツト・ワードのうちの１つを受は取り、その
１つを１６ビツト出力に送る。ＩＮＭＵＸマルチプレク
ザは１６個の３対１マルチプレクサから成り、３ビツト
の「モード選択」によって制御される。「プレーン」、
「スライス」、「画素」の３つのモードがあり、それら
はホスト・データ・ワードの可能な４つのレイアウトに
対応している（第７図）。

ＩＮＭＵＸマルチプレクサの出力０−１５は、第６図に
示すようにＭＵＸマルチプレクサのＸ入力に接続される
。ＤＩＮＲの出力０−１５はやはり第１１図にＩＮＭＵ
Ｘ本体にタイプされた番号によって完全に示すような特
定の順序で、ＩＮＭＵＸマルチプレクサの６個の１６ビ
ツト入力に接続される。具体的に言うき、「プレーン」
モードでは、ＩＮＭＵＸＩまたはＩＮＭＵＸ２の出力Ｏ
−３はＤＩＮＲのビットＯだけに接続され、出力４−７
はＤＩＮＲのビット１に接続され、以下同様である。「
スライス」モードでは、出力０−３がＤＩＮＲのビット
１−３に接続され、以下同様である。「画素」モードで
は、ＩＮＭＵＸＩの出力のビットＯ−３はＤＩＮＲのビ
ット０−３に接続され、ビット４−７はＤＩＮＲのビッ
ト８−１１に接続され、以下同様である。ＩＮＭＵＸ２
の出力のビット０−３はＤＩＮＲのビット４−７に接続
され、以下同様である。

その結果、ホスト・データ（第７図）が、第１２図ない
し第１４図に示すように画素およびプレーンに分配され
る。このとき、画素モードでは、１６ビツト・データ・
ワードをフレーム・バッファの画素位置に直接書き込む
ことも、また画素対Ａ１ＢおよびＣ，Ｄに対応するＤＲ
レジスタにロードして次に任意の画素対を更新するため
に使用することもできる。「スライス」モードでは、ホ
スト・データ・ワードを４個の画素全ての下半分または
４個の画素全ての上半分を更新するために使用すに次の
ワードを準備するための余分の時間をもつので、ホスト
のＤＭＡモードとフレームのバッファ・ページ・モード
を組み合わせることができる。そのような「バースト」
更新に対しても、追加のレジスタを使用することができ
る。この追加レジスタはホスト・データを受は取ってＤ
ＩＮＲに転送し、ＤＩＮＲがプレーン・データをシフト
するのに使われている間、このレジスタはおいていてホ
ストから次のデータを受は取ることができる。

ＤＩＮＲからＤＲレジスタへの転送中、ＸＡＤ＜０．１
＞は０，０であり、整合装置を使用禁止にすることを指
摘しておきたい。

画素データ経路の次の要件は、ホスト・データ・バスの
ためにフレーム・バッファから読み取るべきデータを準
備することである。この機能は、第１５図に示すデータ
・アウト・フォーマツタ装置（ＯＵＴＦＯＲＭ）によっ
て実現される。この装置は画素−スライス・マルチプレ
クサＰＸＳＬＭＵＸ、プレーン・マルチプレクサＰＬＭ
ＵＸ、１２ビツト・レジスタ０ＵＴＲ１およびマルチプ
レクサＯＵＴＭＵＸを備えている。６４対１６ＰＸＳＬ
ＭＵＸマルチプレクサは２ビツトの「モード制御」信号
の制御下で３２ビツトの宛先バスの１６ビツト出力をも
たらす。

「画素」モードでは、８ビツト画素の任意の対Ａ１Ｂま
たはＣ，ＤがＯＵＴＭＵＸマルチプレクサの入力に転送
され、最も左側または最も右側の２つの画素のデータを
ＯＵＴＭＵＸの入力に供給する。「スライス」モードで
は、４個の画素全ての下半分または上半分がＯＵＴＭＵ
Ｘの入力に供給される。

「プレーン」モードもＰＸＳＬＭＵＸを「スライス」モ
ードで使用するが、ＰＸＳＬＭＵＸによって、選択され
た４個の画素の半分が１６対４ＰＬＭＵＸマルチプレク
サに対する入力データとして使用され、このマルチプレ
クサはブレーン番号ＰＬＮ信号の制御下で特定のプレー
ン（４つのプレーンの１つ）を選択する。たとえば、プ
レーン５をフレーム・バッファから読み取るべき場合、
ＰＳＰＬＭＵＸは画素データの上半分をもたらし、ＰＬ
ＭＵＸはプレーン５の４ビツトをＯＵＴＭＵＸに供給す
る。

この場合も、システムの処理能力を」二げるため、１６
ビツトのプレーン・データをホスト・データ・バスに供
給しなければならない。０ＵＴＲレジスタがこの目的を
果たす。このレジスタは３個のパイプライン式４ビツト
Ｊレジスタから成り、転送ロックとしてフレーム・バッ
ファ読取り信号ＦＢＲＤを使用する。要するに、０ＵＴ
Ｈの構造はＩＮＤＲと同じであるが、上部レジスタの役
割はＤＲが果たす。４つのメモリ読取りサイクルの後、
下位１２ビツトは０ＵＴＲに記憶され、上位４ビツトは
ＤＲレジスタから供給される。同じプレーンからのその
１６ビツト・データは、このときＯＵＴＭＵＸマルチプ
レクサによってホスト・データ・バスに転送できるよう
になっている。

画素データ経路の最後の機能は、図形対象物のカラー・
エイリアシング防止コピーに対して支援を与えることで
ある。このことは低価格および中位の価格の表示装置で
の高品質の高性能タイピングにとって重要である。以下
の説明はテキスト・タイピングについて行なうが、対象
物の形には関係しない。

エイリアシング防止の原理は、ＩＢＭ　トマスＪ、ワト
ソン・リサーチ・センター研究報告ＲＣ９６３２（１９
８２年）に所載のパウルＮ、ショルツ（Ｐａｕｌ　Ｎ、
　５ｈｏｌｔｚ）−の論文「ラスク表示装置上での高品
質カラー・イメージの作成（ＭＡＫＩＮＧＨＩＧＨ−Ｑ
ＵＡＬＩＴＹ　　Ｃ０ＬＯＲＥＤ　　ＩＭＡＧＥＳ　　
ＯＮ　　ＲＡＳＴＥＲＤＩＳＰＬＡＹＳ　）　Ｊに記載
されている。

通常の場合、画素データは、カラー・コードと輝度コー
ドを表わす２つのフィールドを含む。画面上のカラーは
ビデオ索引テーブルのローディングに基づき、フィール
ド間での画素ビットの特定の分配を必要としない。ホス
ト・プロセッサはソースと宛先の画素の輝度およびカラ
ーを比較し、どのカラー・コードと輝度コードを宛先に
割り当てるべきかを判定する。

本発明のアイデアは、一般に１６レベルの輝度で高解像
度の表示装置にとっても実用上十分であるという事実を
利用することである。したがって、等しい２つの４ビツ
ト・フィールド（それぞれ一方は常に輝度を表わし、他
方はカラー・コードを表わす）上の画素データを分割す
ることにより、どのような背景カラー上でもエイリアシ
ング防止テキストの１５色のカラーを与えることができ
る。

この考察では、以下の略語を使って画素フィールドを表
わすことにする。ＤＣおよびＳＣ−宛先およびソースの
カラー・コード、ＤＩおよびＳＩ−宛先およびソースの
輝度コード、ＭＡＸ／ＭＩＮ−ソース画素の直接輝度を
使用するのか、それとも逆輝度を使用するのかを制御す
る１ビツトの制御信号。

新しい宛先輝度を計算するためのアルゴリズムは以下の
手順で示すことができる。

Ｉｆ　　ＭＡＸ／ＭＩＮ＝ｉＴｈｅｎ Ｏ Ｉ　ｆ　ＤＣ＝ＳＣＴｈｅｎＤ　Ｉ　＝ＭＡＸ（ＳＩ、
ＤＩ） ＥｌｓｅＤ　　Ｉ　＝　Ｓ　　Ｉ Ｅｎｄ ｌｓｅ ＩｆＤＣ”ＳＣＴｈｅｎＤＩ＝ＭＩＮ （ＳＩ、ＤＩ） ＥｌｓｅＤ　　Ｉ　＝　Ｓ　　Ｉ ｎｄ ｎｄ 宛先カラーは同じままである。

この手順に基づいて、ＣＯＭＢ装置に組み込むことがで
きる通常の８ビツトの算術論理装置（ＡＬＵ）は、第１
６図に示す追加の論理ブロックを含まねばならない。こ
の追加に含まれるものは、２つの４ビツト比較機構ＣＭ
Ｐ　１とＣＭＰ２、ＸＮＯＲゲートおよびＡＮＤゲート
、４ビツト・マルチプレクサＭＵＸである。ＭＵＸの出
力は新しいＤＩ値をもたらし、一方、ＤＣは図のように
入力から直接導き出されて論理ブロックに渡される。

ここで、カラー・コードは画素値の上位ビット（上部ス
ライス）を受は取り、輝度コードは下位の値（下部スラ
イス）を取るものと仮定すると、エイリアシング防止コ
ピー動作は以下のように説明することができる。

最初のステップとして、ホストは、最初の４つのソース
画素のカラーおよび輝度を表わす２つの１６ビツト・ワ
ードをデータ経路に供給する。ソース・カラーを表わす
最枡の１６ビツト・ワードは、ソース・レジスタＳＲの
ビット４−７（第９図および第１０図に示す）に転送さ
れ、それらのレジスタのローディングに続いて、最初の
４画素の輝度値を表わす次の１６ビツト・ワードが宛先
レジスタＤＲのビットＯ−４にロードされる。

次に以下の反復処理が開始する（やはりビット・ブロッ
ク転送アドレス指定制御を含む）。

（１）　ホスト・プロセッサがメモリ読取リサイクルを
開始する。このサイクルの終わりに、ソース輝度がＳＲ
ビットＯ−３レジスタにロードされ、宛先のカラーおよ
び輝度がＤＲビットＯ−７レジスタに入れられ、組合せ
装置は新しい宛先画素値を計算する。

（２）　ホスト・プロセッサは新しいソース輝度値をＤ
ＩＮＲに供給し、同時に、メモリ書込みサイクルを開始
する。このサイクルの終わりにフレーム・バッファが更
新され、新しいソース輝度値がＤＲビット０−３レジス
タにロードされる。

（３）　新しいソース・カラー値が必要とならない限り
、この処理が反復される。

その結果、エイ′リアシング防止テキストをタイプする
ために２つのホスト・サイクルしか必要でない。さらに
、ホストは１６ビツトの輝度値のみを供給し、４つの宛
先画素の３２ビツトの同時更新を行なう。

エイリアシング防止コピーは、１画素当たりのビット数
が少ないカラー表示装置にとってとくに重要である。も
ちろん、本明細書で開示する画素データ経路構成原理は
もっと長い画素値に適用することができる。しかし、た
とえば、１画素当り２４ビツトを有する実際のカラー・
システムでは、カラーと輝度でなく、画素カラー値につ
いて必要な計算を直接導なうことができる。ＩＢＭテク
ニカル・ディスクロージャ・プルテン、第２７巻、第１
０Ｂ号、１９８３年３月、６２３４−６２３６ページに
所載のＣ，Ｊ、エバンジエリステイ（Ｅｖａｎｇｅｌｉ
ｓｔｉ）　Ｎ　Ｌ、ルメルスキ（Ｌｕｍｅｌｓｋｙ）お
よびＰ、Ｎ、シロルーツ（Ｓｈｏｌｔｚ）の論文「カラ
ー・エイリアシング防止コピー操作（ＣｏｐｙＯｐｅｒ
ａｔｉｏｎ　Ｆｏｒ　Ｃｏ１ｏｒ　Ａｎｔｉａｌｉａｓ
ｉｎｇ）　Ｊを参照されたい。

この場合、３つの画素データ経路装置を同時に使用する
ことが可能であり、依然として２ＣＯＭＢ装置で、（た
だし、通常の動作セットを使って）カラー計算を杵なう
ことができる。

次に本発明のデータ・バス・アーキテクチャの別の実施
例について簡単に説明する。前述の実施例よりももう少
し機能的に示し説明有する。基本的な違いは、やや単純
化された制御によって、追加の個々の回路（たとえば、
シフタおよびアキュムレータ）を、画素動作およびプレ
ーン動作に使用することである。しかし、どちらの実施
例でも実質的に同じ動作モード、すなわち、画素、画素
スライス、およびプレーン・モードを実現することがで
きる。

次に第１７図を参照すると、入力システム・データ・バ
スおよび出力システム・データ・バスが、表示すブシス
テムを制御するホスト・マイクロプロセッサに接続され
ている。これは１６ビツト双方向バスである。入力メモ
リ・データ・バスおよヒ出カメモリ・データ・バスがフ
レーム・バッファに接続されている。これは３２ビツト
双方向バスである。

４つの異なるフレーム・バッファ・メモリ・サイクルが
実行され、この論理を通すデータの流れに影響を及ぼす
。メモリ「読取り」サイクルはメモリ・データ・バスか
らデータを受は取り、このデータをプレーン選択論理回
路２１、入力データ経路ＭＵＸ２８、データ・バレル・
シフタ回路２９、論理回路３０を介して送り、データを
ＡＣＣＵＭラッチ２４に記憶する。このシーケンスが完
了すると、システムはアキュムレータ・データを読取り
、したがって、読取りサイクルを完了し、処理が完了す
る。メモリ「書込み」サイクルは、システム・データ・
バスからデータを受は取り、このデータを画素／半スラ
イス・データ・フォーマット論理回路２３、入力データ
経路ＭＵＸ２８、データ・バレル・シフタ回路２９、論
理回路３０を介して送り、データをＡＣＣＵＭラッチ２
４に記憶する。次にフレーム・バッファ・メモリカ循環
され、両方のデータ経路ＭＵＸ２８．２２、データ・バ
レル・シフタ回路２９を介してデータを送り、メモリ・
データ・バスＭＵＸ３２を介してメモリに送り出す。メ
モリ「ロード」サイクルは、ＡＣＣＵＭラッチ２４から
データを読み取らない点を除いて、「読取り」サイクル
と非常に似ている。メモリ「記憶」サイクルはＡＣＣＵ
Ｍラッチ２４内のデータを受は取り、それを「書込み」
サイクルと同じ方法でビット・マツプ・メモリに記憶す
る。このサイクルでもシステムは関係しない。

次に、データ経路論理の各部分について説明する。

画素／半スライス・データ・フォーマット論理回路２３
．２５ これらの論理回路は１６ビツト・マイクロプロセッサ・
バスを３２ビツト・データ経路回路に接続する。フレー
ム・バッファのメモリ構成を第１８図に示す。この構成
では、画素はメモリ内で４つのグループにインクごリー
ブされる。各画素はどんなメモリ・アクセスでも８ビツ
ト（メモリの１平面当り１ビツト）から構成されるので
、３２ビツトのデータが制御可能である。この実施例で
は、システムは２つのフォーマットのどちらか１つでフ
レーム・バッファ・メモリに書き込むことができる。「
画素」モードでは、データを８ビツト全てを介して隣接
する外側のどちらかの画素対に書き込むことができる。

たとえば、画素Ｏを画素モードでアドレスした場合、書
込みサイクルはシステム・データ・ピッ）１５−８をそ
れぞれ画素Ｏのビット７−０にマツプし、システム・デ
ータ・ビット７−０をそれぞれ画素１のビット７−０に
マツプする。「半スライス」モードでは、システム・デ
ータは静的コマンド・レジスタ内の制御ビットの制御下
で、４個の画素全てのビット０−３または４−７のいず
れかにマツプされる。この同じ論理がＡＣＣＵＭラッチ
２４の出力側に配置されており、ビット・マツプからア
キュムレータにロードされたデータをシステムが読み取
るとき−（メモリ「読取り」サイクル）、これらの同じ
フォーマット・モードが使用できる。

プレーン選択論理回路２１ 上で示したように、３２ビツト・メモリ・データ・バス
は、１画素当たり８ビツト・プレーンから成る４個の画
素として配列されている。（３２ビツトとして示した）
データ経路論理は、８個の４ビツト「プレーン・チャネ
ル」として実現されている。各データ・プレーンは別々
に作用を受け、組み合せてビット・マツプ・メモリに出
力される。

プレーン選択論理回路は、メモリの特定の１プレーンか
ら他のプレーンの「プレーン・チャネル」にデータを移
動するために設けられている。この論理は、たとえば、
マスクが１つのプレーンに記憶されて、マスク・データ
を他のプレーン上のデータと論理的に混合できるように
なっているとき使用される。

入力データ経路ＭＵＸ２８ この回路は、バレル・シフタ２９および論理回路３０を
通って流れなければならないデータの複数ソースをもた
らす。これらのソースは（１）システム・データ、（２
）フレーム・バッファ・メモリ・データ、（３）アキュ
ムレータ・データである。これらのデータ・ソースは、
フレーム・バッファに対する非整合（ワード境界に沿わ
ない）データ・アクセスを可能にするために、それぞれ
バレル・シフタおよび論理回路を使用しなければならな
いので、このマルチプレクサ手法を使って論理を保管す
るのは、各経路に個々のバレル・シフタおよび論理回路
を設けるよりも非常に有利である。

これらの経路のうち１つだけが特定のメモリ・サイクル
に対して活動状態になることができ、各メモリ・サイク
ルで新しい経路が指定できるので、このマルチプレクサ
機能を備えることによる処理能力上の不利益は全くない
。

バレル・シフタ回路２９ バレル・シフタ回路２９は４ビツト・バレル・シフタ８
組から構成される。各４ビツト・バレル・シフタは平面
チャネル上で働く。読取りサイクルの場合、バレル・シ
フタは、メモリから来たデータを論理回路３０およびア
キュムレータに送る前に、このデータを整合させるため
に使用される。

システムは次にアキュムレータからデータを読み取り、
バレル・シフタは関係しない。書込みサイクルでは、バ
レル・　シフタは、シフトされていないシステム・デー
タを論理回路およびアキュムレータに送るように設定さ
れる。次にメモリ・サイクルが開始し、そのデータをフ
レーム・バッファに書き込む前に整合するために、アキ
ュムレータからデータ経路マルチプレクサを介してバレ
ル・シフタに送る。ロード−サイクルでは、バレル・シ
フタは、メモリから来たデータを論理回路およびアキュ
ムレータに送る前にこのデータを整合するために使用さ
れる。記憶サイクルでは、メモリ・サイクルが開始され
、そのデータを、フレーム・バッファに書き込む前に整
合するために、アキュムレータからデータ経路マルチプ
レクサを介してバレル・シフタに送る。

論理回路３０／ＡＣＣＵＭラッチ２４ 論理回路３０は２つ、の入力経路を存し、第１の入力経
路はバレル・シフタおよび入力データ経路ＭＵＸを介し
て到来するデータ用であり、第２の入力経路はＡＣＣＵ
Ｍラッチからのデータ用である。これにより、データが
既にアキュムレータ・ラッチに記憶されている状態で、
到来データに対して論理演算を行なうことができる。論
理回路３０は「読取り／書込み」サイクルおよび「ロー
ド」サイクルだけに関係し、「記憶」サイクルには関係
しない。論理回路３０の機能には、バレル・シフト・デ
ータまたは反転されたバレル・シフト・データを送るこ
と、ＡＣＣＵＭラッチ・データまたは反転されたＡＣＣ
ＵＭラッチ・データを送ることが含まれる。さらに、バ
レル・シフト・データとＡＣＣＵＭラッチ・データの２
変数ＡＮＤ１０Ｒ１ＸＯＲ１ＮＡＮＤ、Ｎ０Ｒ１ＸＮＯ
Ｒ関数が設けられている。

アキュムレータ・ラッチはシステムの主ラツチである。

このラッチは、システムから来たデータがフレーム・バ
ッファに書き込まれる前に、このデータを保持する。こ
の−ラッチはまた、フレーム・バッファから読み取られ
たデータをシステムに送る前に、このデータを保持する
。「ロードおよび記憶」サイクルでは、このラッチを使
って、データカフレーム・バッファ内でソースから宛先
に流れるとき、データを保持する。

重なり線論理回路３３ この論理回路３３は、互いに重ねて引いた線が検出でき
るように設計されている。これは、ユーザが図面と対話
して新しい線を追加する設計アプリケーションで、非常
に有用な機能である。

この論理回路３３は３個のレジスタと１つの比較回路か
ら成る。第１のレジスタには比較カラーをロードし、第
２のレジスタには「的中」カラーをロードし、第３のレ
ジスタには「外れ」カラーをロードする。線を引く間こ
の論理回路３３を使用するためには、ロード／記憶サイ
クルを命令待ち行列中でコード化しなければならない。

新しい線を引くとき、まずデータをアキュムレータにロ
ードし、画素ごとに比較カラーと比較し、一致した場合
は、記憶サイクルで−その画素に対して「的中」カラー
を書き込み、比較カラーと一致しない全ての画素につい
ては、記憶サイクルで「外れ」カラーを書き込む。この
機能を働かせるために、アプリケーションは、探してい
た線のカラーを比較カラーにロードする。新しい線が比
較カラーの線と交差するときは、強調表示アクションが
このモードで起こる。さらに、選択されたプレーンのみ
がカラーの比較で使われるようにするため、この回路に
はレジスタが含まれている。すなわち、このレジスタを
ある値に設定することにより、メモリの様々なプレーン
を選択的に「無視」して出力することができる。

出力データ経路ＭＵＸ２２ この論理は、メモリに書き出すべき重なり線回路からの
データまたはアキュムレータ・ラッチからのデータを選
択する。

全てのメモリ書込みサイクルについて、この論理回路は
ビット情報毎の一書込みおよびメモリ・データを多重化
して、フレーム・バッファに送り出す。

フレーム・バッファのビット毎の書込み機能を用いると
、選択的プレーン書込みを実行することが可能になる。

定数レジスタ２６／論理回路Ｂ入力ＭＵＸ２７この回路
は、定数レジスタに記憶された定数を用いて「Ａ入力」
データに対して論理演算またはカラー拡張を行なうため
の手段を提供する。ＡＣＣＵＭラッチの値は論理演算中
に破壊されるので、カラーは定数レジスタに記憶され、
Ｂ入力ＭＵＸがこのデータを論理回路３０に送るように
設定される。

この回路は、幾つかの独自の論理機能を用いて大型フレ
ーム・バッファのデータ経路動作を合理化するように設
計されている。

第１７図の実施例のアーキテクチャは第８図および第１
０図の実施例のアーキテクチャとはやや異なっているが
、実行される機能はほぼ同一の範囲であることに留意さ
れたい。次に、２つの実施例の間で機能的に類似したブ
ロックを簡単に列挙する。番号を付けたブロックは第１
７図の機能ブロックを指す。

ブロック２３は第８図のインフオーム・ブロックと等価
である。ブロック２５は第８図のアウトフオーム・ブロ
ックと等価である。ブロック２８および２７の機能は第
８図および第１０図のＭＵＸによって実行される。ブロ
ック２９は第８図および第１０図のＢＳＨ（バレル・シ
フタ）と等価である。ブロック３０，３３．２２の機能
は実質的に第８図および第１０図のＣＯＭＢブロックに
よって実行される。ブロック２４は第８図および第１０
図のＤＲブロックと等価である。ブロック２６の機能は
第８図および第１０図のＳＲブロックによって実行され
る。

したがって本発明の重要な概念は両方の実施例に含まれ
ている。それらの概念は、画素またはプレーンに対して
演算を実行できる回路を有するデータ経路アーキテクチ
ャをもたらす。当業者なら気付くように、このアーキテ
クチャは、黒白表示装置で使用される論理演算ならびに
カラー表示装置で使用されるほとんどの算術演算を処理
することができる。

本明細書で開示する第１の実施例についての上記の詳細
な説明とこのデータ経路アーキテクチャの別実流側の機
能的説明から、本発明の基礎となる原理から逸脱するこ
となく、アーキテクチャおよびハードウェアの細部に幾
つかの変更を加えることが可能なことは明らかである。

どちらの実施例も、ホスト・システムからの最小限度の
対話により、ＡＰＡフレーム・バ、ッファにアクセスす
るためにビデオ・データを整合することができるという
必要な機能を自動的に提供す−５２＝ る特性を有する。特許請求の範囲に記載する本発明の精
神および範囲から逸脱することなく、アーキテクチャの
細部にその他の変更を加えることも可能である。

Ｆ０発明の効果 本発明によるビデオ表示アダプタは、融通性ををし、少
ないハードウェアにより、種々のモードでビデオ・デー
タを効率よく処理することができる。

【図面の簡単な説明】

第１図は、本発明のデータ経路アーキテクチャが特に効
用をもつビデオ表示アダプタ全体のアーキテクチャを示
す、高レベル機能ブロック・ダイヤグラムである。 第２図はフレーム・バッファ内でのメモリ・チップの構
成を示し、さらに、個々の画素が表示画面に現われると
きのそれらの画素の記号のつけ方を定義する説明図であ
る。 第３図、第４図、第５図および第６図は、１６ビツトの
ホスト・プロセッサ・ワードを画素が表示画面に現われ
るような４画素×４画素×８ビット・アレイにマツプす
る可能な４つの方式を示す説明図である。 第７図は、画素データ・コプロセッサとホストとのイン
ターフェースでの１６ビツト・ホスト・プロセッサ・デ
ータ・ワードの３つの可能なフォーマットを示す説明図
である。 第８図は、主として画素の操作用に構成された画素デー
タ経路コプロセッサ・アーキテクチャ全体の一態様の機
能ブロック・ダイヤグラムである。 第９図は、画素操作またはプレーン操作の一層融通性の
ある処理をもたらすように構成された、画素経路コプロ
セッサ（ＰＤＣ）アーキテクチャの別の実施例の、第８
図と同様な機能ブロック・ダイヤグラムである。 第１０図は第９図のプレーン・チャネル（ＰＣＨＢＬＯ
ＣＫ）の機能ブロック・ダイヤグラムである。 第１１図は、第８図に示すデータイン・フォーマツタ（
ＩＮＦＯＲＭ）の機能ブロック・ダイヤグラムである。 第１２図、第１３図および第１４図は、フレーム・バッ
ファのアドレス指定の構成に関係する３つの可能な入力
フォーマット・モードを示す説明図である。 第１５図は第８図のデータアウト・フォーマツタ（ＯＵ
ＴＦＯＲＭ）の機能ブロック・ダイヤグラムである。　
　　　　、− 第１６図は、カラー・エイリアシング防止を容易にする
制御回路の機能ブロック・ダイヤグラムである。 第１７図は、画素操作もプレーン操作もできるが、それ
ぞれ別のハードウェアを使用する、本発明のデータ経路
アーキテクチャの別の実施例の機能ブロック・ダイヤグ
ラムである。 第１８図は、第１７図の実施例の説明で使用される命名
法を示す図面である。 １０・・・・ディジタル信号プロセッサ、１２・・・・
命令およびデータ記憶装置、１４・・・・コマンドＦＩ
ＦＯ１１６・・・・入出力バス、１８・・・・画素プロ
セッサ、２０・・・・フレーム・バッファ。 出願人　　インターナシジナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名） ５６一 ＦＩＧ、４ ＦＩＧ、６ ＦＩＧ、１８

Claims (1)

【特許請求の範囲】
1. 全点アドレス可能なフレーム・バッファ、および該フレ
   ーム・バッファとホスト・プロセッサとの間でビデオ・
   データを伝達するデータ経路を有するビデオ表示アダプ
   タであって、画素ごとの処理、画素スライスごとの処理
   およびビット・プレーンごとの処理のいずれについても
   上記フレーム・バッファのアクセスを可能ならしめるよ
   うに上記データ経路の再配置を行なう手段と、上記デー
   タ経路に与えられるデータについて論理演算および算術
   演算を選択的に行なう手段と、エイリアシングを防止す
   るようにビット・ブロック転送動作を行なう手段と、バ
   ースト・モードで上記フレーム・バッファの任意のプレ
   ーンの更新を行なう手段とを有するビデオ表示アダプタ
   。