JPH0212485A - Ｉｃカード - Google Patents
ＩｃカードInfo
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- JPH0212485A JPH0212485A JP63160742A JP16074288A JPH0212485A JP H0212485 A JPH0212485 A JP H0212485A JP 63160742 A JP63160742 A JP 63160742A JP 16074288 A JP16074288 A JP 16074288A JP H0212485 A JPH0212485 A JP H0212485A
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- JP
- Japan
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- rom
- cpu
- application
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Semiconductor Integrated Circuits (AREA)
- Credit Cards Or The Like (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＩＣカードに係り、特にＩＣカード自身の
テスト（製品テスト）を実行するテストプログラムとＩ
Ｃカードを使用するために各種の機能を実行する応用プ
ログラムとの双方を格納しているＩＣカードに［川する
ものである。
テスト（製品テスト）を実行するテストプログラムとＩ
Ｃカードを使用するために各種の機能を実行する応用プ
ログラムとの双方を格納しているＩＣカードに［川する
ものである。
第６図は従来のＩＣカードの構成を示すブロック図であ
る。ＣＰＵ（１）にバス（２）を介してシステムＲＯＭ
（３）及び応用ＲＯＭ（４）が接続されている。第７
図に示すように、システムＲＯＭ（３）内にはＴ Ｃカ
ード自身のテストを行うためのテスＩ・プログラム（３
１）が格納され、応用ＲＯＭ（４）内にはＩＣカードを
使用する上で必要な各種の機能を実行する応用プログラ
ム（４１）が格納されている。また、システムＲＯＭ（
３）内には、テストプログラム（３１）と応用プログラ
ム（４１）とのいずれを実行するかを判断してこれから
実行するプログラムへ分岐する分岐ルーチン（３２）も
格納されている。
る。ＣＰＵ（１）にバス（２）を介してシステムＲＯＭ
（３）及び応用ＲＯＭ（４）が接続されている。第７
図に示すように、システムＲＯＭ（３）内にはＴ Ｃカ
ード自身のテストを行うためのテスＩ・プログラム（３
１）が格納され、応用ＲＯＭ（４）内にはＩＣカードを
使用する上で必要な各種の機能を実行する応用プログラ
ム（４１）が格納されている。また、システムＲＯＭ（
３）内には、テストプログラム（３１）と応用プログラ
ム（４１）とのいずれを実行するかを判断してこれから
実行するプログラムへ分岐する分岐ルーチン（３２）も
格納されている。
第６図において、バス（２）にはさらに可変データを格
納するＥＥＰＲＯＭ＜５）、−時的にデータを記憶する
ＲＡＭ（６）及び外部機器との間でデータの入出力を行
う入出力回路（７）が接続されている。そして、第８図
に示すようにシステムＲＯＭ（３）、応用ＲＯＭ（４）
、ＥＥＰＲＯＭ（５＞、ＲＡＭ（６）及び入出力回路（
７）は同一のメモリ空間上に配置されており、同じ形の
命令で容易にこれら各領域をアクセスすることができる
ようになっている。
納するＥＥＰＲＯＭ＜５）、−時的にデータを記憶する
ＲＡＭ（６）及び外部機器との間でデータの入出力を行
う入出力回路（７）が接続されている。そして、第８図
に示すようにシステムＲＯＭ（３）、応用ＲＯＭ（４）
、ＥＥＰＲＯＭ（５＞、ＲＡＭ（６）及び入出力回路（
７）は同一のメモリ空間上に配置されており、同じ形の
命令で容易にこれら各領域をアクセスすることができる
ようになっている。
また、システムＲＯＭ（３）、応用ＲＯＭ（４）、ＥＥ
ＰＲＯＭ（５）、ＲＡＭ（６）の各メモリ及び入出力回
路（７）には、それぞれバス（２）の状態がら第８図の
メモリ空間の配置に基づいてこれらメモリあるいは入出
力回路（７）を選択するための選択回路＜１３）： ＜
１４）、（１５）、（１Ｇ）及び（１７）か接続されて
いる。
ＰＲＯＭ（５）、ＲＡＭ（６）の各メモリ及び入出力回
路（７）には、それぞれバス（２）の状態がら第８図の
メモリ空間の配置に基づいてこれらメモリあるいは入出
力回路（７）を選択するための選択回路＜１３）： ＜
１４）、（１５）、（１Ｇ）及び（１７）か接続されて
いる。
尚、端子（Ｐｌ）は正電源入力端子、（Ｐ２）は電源用
接地端子、（Ｐ３）はＣＰＵ（１）の初期化を行うリセ
ット信号を入力するリセット信号端子、（Ｐ４）はクロ
ック信号を入力するクロック端子、（Ｐ５）は工／○端
子である。
接地端子、（Ｐ３）はＣＰＵ（１）の初期化を行うリセ
ット信号を入力するリセット信号端子、（Ｐ４）はクロ
ック信号を入力するクロック端子、（Ｐ５）は工／○端
子である。
このようなＩＣカードにおいて、リセット信号端子（Ｐ
３）からリセット信号が入力されると、ＣＰＵ（１）は
予めシステムｒ（ＯＭ （３）内の所定の番地に格納さ
れている分岐ルーチン（３２）の実行開始番地を読み出
し、この実行開始番地から分岐ルーチン（３２）の実行
を開始する。分岐ルーチン（３２）では、ＣＰＵ（１）
は、テストプログラム（３１）の実行指令が外部機器か
らＩ１０端子（Ｐ５）に入力されたときにはそのままテ
ストプログラム〈３１）に移行する。このテストプログ
ラム（３１）には十分なる製品テストが可能となるよう
に任意の番地をアクセスすることのできる機能が設けら
れており、ＣＰＵ（１）はテストプログラム（３１）に
従って各番地をアクセスし、これにより製品テストが行
なわれる。
３）からリセット信号が入力されると、ＣＰＵ（１）は
予めシステムｒ（ＯＭ （３）内の所定の番地に格納さ
れている分岐ルーチン（３２）の実行開始番地を読み出
し、この実行開始番地から分岐ルーチン（３２）の実行
を開始する。分岐ルーチン（３２）では、ＣＰＵ（１）
は、テストプログラム（３１）の実行指令が外部機器か
らＩ１０端子（Ｐ５）に入力されたときにはそのままテ
ストプログラム〈３１）に移行する。このテストプログ
ラム（３１）には十分なる製品テストが可能となるよう
に任意の番地をアクセスすることのできる機能が設けら
れており、ＣＰＵ（１）はテストプログラム（３１）に
従って各番地をアクセスし、これにより製品テストが行
なわれる。
一方、テストプログラム（３１）の実行指令か入力され
ない場合には予め応用ＲＯＭ＜４）内の所定の番地に格
納されている応用プロクラム（４１）の実行開始番地を
読み出し、この実行開始番地から応用プログラム（４１
）の実行を開始する。
ない場合には予め応用ＲＯＭ＜４）内の所定の番地に格
納されている応用プロクラム（４１）の実行開始番地を
読み出し、この実行開始番地から応用プログラム（４１
）の実行を開始する。
しかしながら、上述したようにシステムＲＯＭ〈３）と
応用ＲＯＭ（４）とが同一のメモリ空間に配置されてい
るため、ＩＣカードを通常に使用するとき、すなわち応
用プログラム（４１）の実行時にテストプログラム（３
１）を２売み出し、テストプログラム〈３１）に入る手
段を知ることが可能となってしまう、その結果、テスト
プログラム（３１）に設けられている機能を用いて任意
の番地にアクセスすることができるようになり、不正な
アクセスが行なわれる恐れがあるという問題点を有して
いた。
応用ＲＯＭ（４）とが同一のメモリ空間に配置されてい
るため、ＩＣカードを通常に使用するとき、すなわち応
用プログラム（４１）の実行時にテストプログラム（３
１）を２売み出し、テストプログラム〈３１）に入る手
段を知ることが可能となってしまう、その結果、テスト
プログラム（３１）に設けられている機能を用いて任意
の番地にアクセスすることができるようになり、不正な
アクセスが行なわれる恐れがあるという問題点を有して
いた。
この発明はこのような問題点を解消するためになされた
もので、不正なアクセスを防止することがてきる安全性
の高いＩＣカードを得ることを目的とする。
もので、不正なアクセスを防止することがてきる安全性
の高いＩＣカードを得ることを目的とする。
この発明に係るＩＣカードは、ＣＰＵと、テストプログ
ラムが格納された第１のメモリと、応用プログラムが格
納された第２のメモリと、前記ＣＰＵと前記第１及び第
２のメモリとを接続するバスと、前記ＣＰＵが前記第２
のメモリ内の応用プログラムを実行したことを検出する
検出手段と、前記検出手段が前記ＣＰ Ｕによる前記応
用プログラムの実行を検出したときには前記第１のメモ
リと前記バスとの接続を遮断する遮断手段とを備えたも
のである。
ラムが格納された第１のメモリと、応用プログラムが格
納された第２のメモリと、前記ＣＰＵと前記第１及び第
２のメモリとを接続するバスと、前記ＣＰＵが前記第２
のメモリ内の応用プログラムを実行したことを検出する
検出手段と、前記検出手段が前記ＣＰ Ｕによる前記応
用プログラムの実行を検出したときには前記第１のメモ
リと前記バスとの接続を遮断する遮断手段とを備えたも
のである。
この発明においては、検出手段が第２のメモリ内の応用
プログラムの実行を検出すると、遮断手段によりテスト
プログラムが格納されている第１のメモリとバスとの接
続が遮断される。
プログラムの実行を検出すると、遮断手段によりテスト
プログラムが格納されている第１のメモリとバスとの接
続が遮断される。
ｒ実施例］
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１図はこの発明の一実施例に係るＩＣカードの構成を
示すブロック図である。このＩＣカードはＣＰＵ（１）
を有し、ＣＰＵ（１）にバスく２）を介して第１のメモ
リであるシステムＲＯＭ （３）及び第２のメモリであ
る応用ＲＯＭ（４）が接続されている。バス（２）には
さらに可変データを格納するＥＥＰＲＯＭ（５）、−時
的にデータを記憶するＲＡ Ｍ （６）及び外部機器と
の間でデータの入出力を行う入出力回路（７）が接続さ
れている。
示すブロック図である。このＩＣカードはＣＰＵ（１）
を有し、ＣＰＵ（１）にバスく２）を介して第１のメモ
リであるシステムＲＯＭ （３）及び第２のメモリであ
る応用ＲＯＭ（４）が接続されている。バス（２）には
さらに可変データを格納するＥＥＰＲＯＭ（５）、−時
的にデータを記憶するＲＡ Ｍ （６）及び外部機器と
の間でデータの入出力を行う入出力回路（７）が接続さ
れている。
システムＲＯＭ（３）内にはＩＣカード自身のテストを
行うためのテストプログラムが格納され、応用ＲＯＭ
（４）内にはＩＣカードを使用する上で必要な各種の機
能を実行する応用プログラムが格納されている。また、
システムＲＯＭ（３）内には、テストプログラムと応用
プログラムとのいずれを実行するかを判断してこれから
実行するプログラムへ分岐する分岐ルーチンも格納され
ている。
行うためのテストプログラムが格納され、応用ＲＯＭ
（４）内にはＩＣカードを使用する上で必要な各種の機
能を実行する応用プログラムが格納されている。また、
システムＲＯＭ（３）内には、テストプログラムと応用
プログラムとのいずれを実行するかを判断してこれから
実行するプログラムへ分岐する分岐ルーチンも格納され
ている。
また、応用ＲＯＭ （４）、ＥＥＰＲＯＭ（５）、ＲＡ
Ｍ （６）の各メモリ及び入出力回路（７）にはそれ
ぞれ選択回路（１４）、（１５）、（１６）及び（１７
）が接続されている。これらの選択回路は、バス（２）
の状態から上記のメモリあるいは入出力回路（７）を選
択するためのものである。
Ｍ （６）の各メモリ及び入出力回路（７）にはそれ
ぞれ選択回路（１４）、（１５）、（１６）及び（１７
）が接続されている。これらの選択回路は、バス（２）
の状態から上記のメモリあるいは入出力回路（７）を選
択するためのものである。
一方、システムＲＯＭ（３）には遮断手段となる選択回
路く８）か接続され、さらにこの選択回路（８）に検出
手段たる検出回路（９）が接続されている。検出回路（
９）はＣＰＵ（１）が応用ＲＯＭ（４）内の応用プ１フ
クラムの実行開始番地を読み出したことをバス（２）を
介して検出すると、システムＲＯＭｊπ択禁止信号を選
択回路（８）に出力する。選択回路（８）は他の選択回
路（１４）〜（１７）と同様にバス（２）の状態により
システムＲＯＭ（３）を選択してバス（２）との情報の
伝達を可能とさせるものであるが、検出回路（９）から
システムＲＯＭ１ＩＩ択禁止信号が入力されるとバス（
２）の状態に拘わらずにシステムＲＯＭ（３）の選択を
行わず、これによりシステムＲＯＭ（３）とバス（２）
との接続を実ττ的に３１！断する。
路く８）か接続され、さらにこの選択回路（８）に検出
手段たる検出回路（９）が接続されている。検出回路（
９）はＣＰＵ（１）が応用ＲＯＭ（４）内の応用プ１フ
クラムの実行開始番地を読み出したことをバス（２）を
介して検出すると、システムＲＯＭｊπ択禁止信号を選
択回路（８）に出力する。選択回路（８）は他の選択回
路（１４）〜（１７）と同様にバス（２）の状態により
システムＲＯＭ（３）を選択してバス（２）との情報の
伝達を可能とさせるものであるが、検出回路（９）から
システムＲＯＭ１ＩＩ択禁止信号が入力されるとバス（
２）の状態に拘わらずにシステムＲＯＭ（３）の選択を
行わず、これによりシステムＲＯＭ（３）とバス（２）
との接続を実ττ的に３１！断する。
尚、第６図の従来例と同様に、このＩＣカードには、正
電源入力端子（Ｐｌ）、電源用接地端子（Ｐ２）、リセ
ット信号端子（Ｐ３）、クロック端子（ｐｔｔ＞、［／
’Ｏ端子（Ｐ５）が設けられている。
電源入力端子（Ｐｌ）、電源用接地端子（Ｐ２）、リセ
ット信号端子（Ｐ３）、クロック端子（ｐｔｔ＞、［／
’Ｏ端子（Ｐ５）が設けられている。
次に、この実施例の動作を述べる。
まず、リセット化上端子（Ｐ３）からリセット信号が入
力されると、ＣＰＵ（１）は予めシステムＲＯＭ（３）
内の所定の番地に格納されている分岐ルーチンの実行開
始番地を読み出し、この実行開始番地から分岐ルーチン
の実行を開始する。
力されると、ＣＰＵ（１）は予めシステムＲＯＭ（３）
内の所定の番地に格納されている分岐ルーチンの実行開
始番地を読み出し、この実行開始番地から分岐ルーチン
の実行を開始する。
分岐ルーチンでは、始めにＩ１０端子（Ｐ５）の状態チ
エツクが行なわれ、製品テスト実行の指令の有無が判断
される。その結果、製品テストを実行する旨の指令があ
ったときには、この分岐ルーチンに引き続いてそのまま
テストプログラムが実行される。このテストプログラム
には十分なる製品テストが可能となるように任意の番地
をアクセスすることのできる機能が設けられており、Ｃ
ＰＵ（１）はテストプログラムに従って各番地をアクセ
スし、これにより製品テストが行なわれる。
エツクが行なわれ、製品テスト実行の指令の有無が判断
される。その結果、製品テストを実行する旨の指令があ
ったときには、この分岐ルーチンに引き続いてそのまま
テストプログラムが実行される。このテストプログラム
には十分なる製品テストが可能となるように任意の番地
をアクセスすることのできる機能が設けられており、Ｃ
ＰＵ（１）はテストプログラムに従って各番地をアクセ
スし、これにより製品テストが行なわれる。
このとき、バス（２）に接続されているシステムＲＯＭ
（３）、応用ＲＯＭ （４）、Ｅ Ｅ Ｐ、ＲＯＭ （
５）、ＲＡＭ（６）の各メモリ及び入出力回路（７）は
第２Ａ図に示すように同一のメモリ空間上に配置され、
それぞれ選択回路（８）、（１４）、（１５）、（１６
）及び（１７）によりバス（２）の状態に基づいて選択
されるようになっている。
（３）、応用ＲＯＭ （４）、Ｅ Ｅ Ｐ、ＲＯＭ （
５）、ＲＡＭ（６）の各メモリ及び入出力回路（７）は
第２Ａ図に示すように同一のメモリ空間上に配置され、
それぞれ選択回路（８）、（１４）、（１５）、（１６
）及び（１７）によりバス（２）の状態に基づいて選択
されるようになっている。
一方、製品テスト実行の指令が入力されない場合には、
分岐ルーチンから応用ＲＯＭ（４）内の応用プログラム
へと７Ｊ行すべく、ＣＰＵ（１）はバス（２）を介して
予め応用ＲＯＭ （４）内の所定の番地に格納されてい
る応用プログラムの実行開始番地を読み出す。このとき
、ＣＰＵ（１）が応用プログラムの実行開始番地を読み
出したことが検出回路（９）により検出され、検出回路
（９）から選択回路（８）にシステムＲＯＭ ３択禁止
信号か出力される。
分岐ルーチンから応用ＲＯＭ（４）内の応用プログラム
へと７Ｊ行すべく、ＣＰＵ（１）はバス（２）を介して
予め応用ＲＯＭ （４）内の所定の番地に格納されてい
る応用プログラムの実行開始番地を読み出す。このとき
、ＣＰＵ（１）が応用プログラムの実行開始番地を読み
出したことが検出回路（９）により検出され、検出回路
（９）から選択回路（８）にシステムＲＯＭ ３択禁止
信号か出力される。
これにより、；Ｘ根回路（８）はバス（２）の状態に拘
わらずにシステムＲＯＭ（３）を選択しないようになる
。すなわち、システムＲＯＭ（３）とハス（２）との接
続が実質的に遮断され、第２Ｂ図に示すようにメモリ空
間からシステムＲＯＭ（３）が排除された状態となる。
わらずにシステムＲＯＭ（３）を選択しないようになる
。すなわち、システムＲＯＭ（３）とハス（２）との接
続が実質的に遮断され、第２Ｂ図に示すようにメモリ空
間からシステムＲＯＭ（３）が排除された状態となる。
このような状態でＣＰＵ（１）により応用プログラムが
実行される。従って、応用プログラムの実行時にこの応
用プログラムからシステムＲＯＭ（３）内のテストプロ
グラムにアクセスすることは不可能となり、不正なアク
セスが防止される。
実行される。従って、応用プログラムの実行時にこの応
用プログラムからシステムＲＯＭ（３）内のテストプロ
グラムにアクセスすることは不可能となり、不正なアク
セスが防止される。
ここで、システムＲＯＭ（３）及び応用ＲＯＭく４）の
ための選択回路（８）及び（１４）と検出回路（９）と
を具体的に構成した回路図を第３図に示す。
ための選択回路（８）及び（１４）と検出回路（９）と
を具体的に構成した回路図を第３図に示す。
この回路は、フリップフロップ回路（１８）、アンド回
路（１９）〜（２１）、ナンド回路（２２）及びインバ
ータ回路（２３）〜（２５）からなり、１６進数４桁（
１６ビツト構成）の番地を有するメモリ空間から、措定
された番地によってシステムＲＯＭ（３）あるいは応用
ＲＯＭ （４）の選択を制御するものである。
路（１９）〜（２１）、ナンド回路（２２）及びインバ
ータ回路（２３）〜（２５）からなり、１６進数４桁（
１６ビツト構成）の番地を有するメモリ空間から、措定
された番地によってシステムＲＯＭ（３）あるいは応用
ＲＯＭ （４）の選択を制御するものである。
通常時のメモリ配置図を第４Ａ図に示す、応用ＲＯＭ
（４）は４（ｔｏｏ〜７ＦＦｌ’番地に、システムＲＯ
Ｍ〈３）はｃｏｏｏ〜ＦＦＦＦ番地にそれぞれ配置され
る。応用ＲＯＭ （４）内の応用プログラムの実行開始
番地を５０００番地とし、この５０００番地に応用アロ
グラムの最初の命令約が格納されている。また、実行開
始番地５０００が応用ＲＯＭ （４）内の７ＦＦＥ番地
及び７ＦＦＦ番地に格納されている。この応用プログラ
ムの実行開始番地５０００が格納された番地のうち下位
の番地７ＦＦＥがシステムＲＯＭ （３）内のＩＥＯ０
１番地及びＥ００２番地に格納され、これらのすぐ下位
のＥＯＯＯ番地にあるジャンプ命令６Ｃにより番地７Ｆ
ＦＥ及び７ Ｆ Ｆ Ｆを介して応用プログラムの実行
開始番地５０００にジャンプてきるように構成されてい
る。
（４）は４（ｔｏｏ〜７ＦＦｌ’番地に、システムＲＯ
Ｍ〈３）はｃｏｏｏ〜ＦＦＦＦ番地にそれぞれ配置され
る。応用ＲＯＭ （４）内の応用プログラムの実行開始
番地を５０００番地とし、この５０００番地に応用アロ
グラムの最初の命令約が格納されている。また、実行開
始番地５０００が応用ＲＯＭ （４）内の７ＦＦＥ番地
及び７ＦＦＦ番地に格納されている。この応用プログラ
ムの実行開始番地５０００が格納された番地のうち下位
の番地７ＦＦＥがシステムＲＯＭ （３）内のＩＥＯ０
１番地及びＥ００２番地に格納され、これらのすぐ下位
のＥＯＯＯ番地にあるジャンプ命令６Ｃにより番地７Ｆ
ＦＥ及び７ Ｆ Ｆ Ｆを介して応用プログラムの実行
開始番地５０００にジャンプてきるように構成されてい
る。
次に、第３１２１のＩ！１路の動作を第５図のタイミン
グチャート図を参照しながら説明する。
グチャート図を参照しながら説明する。
まず、電源が入り、リセット信号がフリップフロップ回
路（１８）の端子ＲＤに入力されると、フリップフロッ
プ回路（１８）はリセット状態となり、システノ、ＲＯ
Ｍ選択禁止信号はしレベルとなる。
路（１８）の端子ＲＤに入力されると、フリップフロッ
プ回路（１８）はリセット状態となり、システノ、ＲＯ
Ｍ選択禁止信号はしレベルとなる。
従って、インバータ回路（２５）を介してアンド回路（
２０＞にＨレベルの信号が入力し、これによりシステム
ＲＯＭ（３）の選択が可能な状態となる。
２０＞にＨレベルの信号が入力し、これによりシステム
ＲＯＭ（３）の選択が可能な状態となる。
すなわち、メモリ配置は第４Ａ図に示す通りとなる。
そして、バス（図示せず）を通してシステムＲＯＭ（３
）の領域である００００〜ＦＦＦＦ番地の中の任意の番
地が指定されると、この領域では＾ＤＯから＾Ｄ１５ま
での１６ビツトからなる各番地の上位２ピツ１〜＾Ｄ１
４及び八ＤＩ５が共に必ず１ルベルとなるので、第３図
におけるアンド回路（１つ）及び（２０）を介してシス
テムＲＯＭ（３）にＨレベルのシステムＲＯ〜１遷択信
号が入力され、これによりシステムＲＯＭ（３）が選択
される。
）の領域である００００〜ＦＦＦＦ番地の中の任意の番
地が指定されると、この領域では＾ＤＯから＾Ｄ１５ま
での１６ビツトからなる各番地の上位２ピツ１〜＾Ｄ１
４及び八ＤＩ５が共に必ず１ルベルとなるので、第３図
におけるアンド回路（１つ）及び（２０）を介してシス
テムＲＯＭ（３）にＨレベルのシステムＲＯ〜１遷択信
号が入力され、これによりシステムＲＯＭ（３）が選択
される。
−・方、応用ＲＯＭ（４）の領域である４０００〜７Ｆ
ＦＦ番地の中の任意の番地が指定されると、この領域で
は各番地の上位２ビツトＡ（）１４及びＡＩ）１５がそ
れぞれ必ずＨレベル及びＬレベルとなるので、アンド回
路（１つ）、（２１）及びインバータ回路（２４）を介
して応用ＲＯＭ（４）にＨレベルの応用ＲＯＭ選択信号
が入力され、これにより応用ＲＯＭ（４）がｊ３択され
る。
ＦＦ番地の中の任意の番地が指定されると、この領域で
は各番地の上位２ビツトＡ（）１４及びＡＩ）１５がそ
れぞれ必ずＨレベル及びＬレベルとなるので、アンド回
路（１つ）、（２１）及びインバータ回路（２４）を介
して応用ＲＯＭ（４）にＨレベルの応用ＲＯＭ選択信号
が入力され、これにより応用ＲＯＭ（４）がｊ３択され
る。
ところで、システムＲＯＭ（３）内の分岐ルーチンにお
いて応用ＲＯＭ ＜４ ）の応用プログラムに分岐する
場合には次ぎのようになる。まず、ＥＯＯＯ番地でジャ
ンプ命令６Ｃが読み込まれ、この命令によりＥＯＯ１番
地及びＥ００２番地に格納されている番地７ＦＦＥが読
まれ、さらに７ＦＦＥ番地及びこれに続く７ＦＦＦ番地
に格納されている応用プログラムの実行開始番地５００
０が読み込まれる。
いて応用ＲＯＭ ＜４ ）の応用プログラムに分岐する
場合には次ぎのようになる。まず、ＥＯＯＯ番地でジャ
ンプ命令６Ｃが読み込まれ、この命令によりＥＯＯ１番
地及びＥ００２番地に格納されている番地７ＦＦＥが読
まれ、さらに７ＦＦＥ番地及びこれに続く７ＦＦＦ番地
に格納されている応用プログラムの実行開始番地５００
０が読み込まれる。
応用ＲＯＭ（４）内の領域であるこの実行開始番地５０
００が読み込まれる時刻ｔ１には、上述したように応用
ＲＯＭ（４）にｌ」レベルの応用ＲＯＭ選択信づか入力
されろと共に５０００番地を示す最下位ビ・ントへＤＯ
が！■レベルとなるので、第３図のナンド回路（２２）
からフリップフロップ回路（１８）にＬレベルの信号が
入力される。これにより、このフリップフロ１１回路（
１８）から出力されるシステムＲＯＭ遷択禁止信号はＨ
レベルに反転し、以後フリップフロップ回路（１８）に
再びリセット信号か入力されるまでシステＬ ＲＯＭ
３択禁止信号のＩ（レベルが維持される。このため、シ
ステムＲＯＭ（３）に接続されたアンド回路（２０）に
はインバータ回路く２５）を介してしレベルの信号が入
力し、バスの状態、特にピッｌ−八Ｄ１４及び八［１１
５のレベルに拘わらずシステムＲ、ＯＭ選択信号はＬレ
ベルとなってシステムＲＯＭ（３）を選択することがで
きない状態となる。
００が読み込まれる時刻ｔ１には、上述したように応用
ＲＯＭ（４）にｌ」レベルの応用ＲＯＭ選択信づか入力
されろと共に５０００番地を示す最下位ビ・ントへＤＯ
が！■レベルとなるので、第３図のナンド回路（２２）
からフリップフロップ回路（１８）にＬレベルの信号が
入力される。これにより、このフリップフロ１１回路（
１８）から出力されるシステムＲＯＭ遷択禁止信号はＨ
レベルに反転し、以後フリップフロップ回路（１８）に
再びリセット信号か入力されるまでシステＬ ＲＯＭ
３択禁止信号のＩ（レベルが維持される。このため、シ
ステムＲＯＭ（３）に接続されたアンド回路（２０）に
はインバータ回路く２５）を介してしレベルの信号が入
力し、バスの状態、特にピッｌ−八Ｄ１４及び八［１１
５のレベルに拘わらずシステムＲ、ＯＭ選択信号はＬレ
ベルとなってシステムＲＯＭ（３）を選択することがで
きない状態となる。
すなわち、システムＲＯＭ（３）とバスとの接続が実質
上遮断され、第４Ｂ図に示すようにシステムＲＯＭ（３
）が存在しないメモリ配置となる。
上遮断され、第４Ｂ図に示すようにシステムＲＯＭ（３
）が存在しないメモリ配置となる。
これら第３〜５図の具体例は単に一例を示したに過ぎず
、この発明はこの具体例に限定されるものではない。
、この発明はこの具体例に限定されるものではない。
以上説明したようにこの発明によれば、ＣＰＵと、テス
トプログラムが格納された第１のメモリと、応用プログ
ラムが格納された第２のメモリと、前記ＣＰＵと前記第
１及び第２のメモリとを接続するハスと、前記ＣＰＵが
前記第２のメモリ内の応用プログラムを実行したことを
検出する検出手段と、前記検出手段が前記ＣＰＵによる
前記応用プログラムの実行を検出したときには前記第１
のメモリと前記バスとの接続を遮断する遮断手段とを備
えているので、応用プログラムの実行時はテストプログ
ラムを読み出し、テストプログラムに入る手段を知るこ
とが防止され、ＩＣカードの安全性が向上する。
トプログラムが格納された第１のメモリと、応用プログ
ラムが格納された第２のメモリと、前記ＣＰＵと前記第
１及び第２のメモリとを接続するハスと、前記ＣＰＵが
前記第２のメモリ内の応用プログラムを実行したことを
検出する検出手段と、前記検出手段が前記ＣＰＵによる
前記応用プログラムの実行を検出したときには前記第１
のメモリと前記バスとの接続を遮断する遮断手段とを備
えているので、応用プログラムの実行時はテストプログ
ラムを読み出し、テストプログラムに入る手段を知るこ
とが防止され、ＩＣカードの安全性が向上する。
第１図はこの発明の第１実施例に係るＩＣカードの構成
を示すブロック図、第２Ａ図は第１実施例における通常
時のメモリ配置図、第２Ｂ図は第１実施例における応用
プログラム実行時のメモリ配置図、第３図は第２実施例
の主要部を示す回路図、第１１八図は第２実施例におけ
る通常時のメモリ配：ヒ図、第４Ｂ図は第２実施例にお
ける応用プログラム実行時のメモリ配置図、第５図は第
２実施例の動作を示すタイミングチャート図、第６図は
従宋のｔＣカードの構成を示すブロック図、第７図はシ
ステムＲＯＭと応用ＲＯＭとの構成を示す説明図、第８
図は従来例におけるメモリ配置図である。 し１において、（１）はＣＰＵ、（２）はバス、（３）
はシステムＲＯＭ、（４）は応用ｒ（ＯＭ、（８）は選
択回路、（９）は検出回路である。 なお、各図中同一符号は同一または相当部分を示す。 昂３図 ７ｆ）ｔ、Ａ図 悠４Ｂ図 ７１６図 昂８図
を示すブロック図、第２Ａ図は第１実施例における通常
時のメモリ配置図、第２Ｂ図は第１実施例における応用
プログラム実行時のメモリ配置図、第３図は第２実施例
の主要部を示す回路図、第１１八図は第２実施例におけ
る通常時のメモリ配：ヒ図、第４Ｂ図は第２実施例にお
ける応用プログラム実行時のメモリ配置図、第５図は第
２実施例の動作を示すタイミングチャート図、第６図は
従宋のｔＣカードの構成を示すブロック図、第７図はシ
ステムＲＯＭと応用ＲＯＭとの構成を示す説明図、第８
図は従来例におけるメモリ配置図である。 し１において、（１）はＣＰＵ、（２）はバス、（３）
はシステムＲＯＭ、（４）は応用ｒ（ＯＭ、（８）は選
択回路、（９）は検出回路である。 なお、各図中同一符号は同一または相当部分を示す。 昂３図 ７ｆ）ｔ、Ａ図 悠４Ｂ図 ７１６図 昂８図
Claims (1)
- 【特許請求の範囲】 ＣＰＵと、 テストプログラムが格納された第１のメモリと、応用プ
ログラムが格納された第２のメモリと、前記ＣＰＵと前
記第１及び第２のメモリとを接続するバスと、 前記ＣＰＵが前記第２のメモリ内の応用プログラムを実
行したことを検出する検出手段と、前記検出手段が前記
ＣＰＵによる前記応用プログラムの実行を検出したとき
には前記第１のメモリと前記バスとの接続を遮断する遮
断手段とを備えたことを特徴とするＩＣカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160742A JPH0758502B2 (ja) | 1988-06-30 | 1988-06-30 | Ｉｃカード |
| FR8812907A FR2633755B1 (fr) | 1988-06-30 | 1988-10-03 | Carte a circuit integre |
| DE3833938A DE3833938A1 (de) | 1988-06-30 | 1988-10-05 | Ic-karte |
| US07/278,451 US5016212A (en) | 1988-06-30 | 1988-12-01 | IC card having system ROM selection inhibit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160742A JPH0758502B2 (ja) | 1988-06-30 | 1988-06-30 | Ｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212485A true JPH0212485A (ja) | 1990-01-17 |
| JPH0758502B2 JPH0758502B2 (ja) | 1995-06-21 |
Family
ID=15721474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160742A Expired - Fee Related JPH0758502B2 (ja) | 1988-06-30 | 1988-06-30 | Ｉｃカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5016212A (ja) |
| JP (1) | JPH0758502B2 (ja) |
| DE (1) | DE3833938A1 (ja) |
| FR (1) | FR2633755B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
| JPH0758503B2 (ja) * | 1989-02-17 | 1995-06-21 | 三菱電機株式会社 | Ｉｃカード |
| JP2682700B2 (ja) * | 1989-05-09 | 1997-11-26 | 三菱電機株式会社 | Ｉｃカード |
| US5202923A (en) * | 1989-11-30 | 1993-04-13 | Kabushiki Kaisha Toshiba | Portable electronic device capable of registering subprograms |
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-
1988
- 1988-06-30 JP JP63160742A patent/JPH0758502B2/ja not_active Expired - Fee Related
- 1988-10-03 FR FR8812907A patent/FR2633755B1/fr not_active Expired - Fee Related
- 1988-10-05 DE DE3833938A patent/DE3833938A1/de active Granted
- 1988-12-01 US US07/278,451 patent/US5016212A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758502B2 (ja) | 1995-06-21 |
| US5016212A (en) | 1991-05-14 |
| DE3833938A1 (de) | 1990-01-04 |
| FR2633755B1 (fr) | 1993-05-21 |
| DE3833938C2 (ja) | 1991-01-10 |
| FR2633755A1 (fr) | 1990-01-05 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
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