JPH07110778A - ワンチップマイクロコンピュータ及びそのプログラムの開発，評価方法 - Google Patents
ワンチップマイクロコンピュータ及びそのプログラムの開発，評価方法Info
- Publication number
- JPH07110778A JPH07110778A JP5254270A JP25427093A JPH07110778A JP H07110778 A JPH07110778 A JP H07110778A JP 5254270 A JP5254270 A JP 5254270A JP 25427093 A JP25427093 A JP 25427093A JP H07110778 A JPH07110778 A JP H07110778A
- Authority
- JP
- Japan
- Prior art keywords
- chip microcomputer
- peripheral device
- operation mode
- evaluation
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3648—Debugging of software using additional hardware
- G06F11/3656—Debugging of software using additional hardware using a specific debug interface
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 プログラムの開発, 評価に際して必要な外部
端子数を削減すると共に、プログラムの開発, 評価の際
に外付けの周辺装置を不要にする。 【構成】 メモリ3aの動作を停止させると共にCPU 2aを
動作させるために第１の周辺装置41a の端子7a, 8a, 9a
を通じて外部からプログラムあるいはデータを読み込む
第１の評価用動作モードと、CPU 2aの動作を停止させる
と共に第１の周辺装置41a を制御するために第２の周辺
装置42a の端子12a, 13a, 14a を通じて外部と信号を入
出力する第２の評価用動作モードとのいずれかのモード
で動作させるモード設定回路40a を第１MCU 1a及び第２
MCU 1bそれぞれに備え、第１MCU1aの第１の周辺装置41a
の端子7a, 8a, 9aに第２MCU 1bの第２の周辺装置42b
の端子12a, 13a, 14a 及びデバッグROM 11を接続する。
端子数を削減すると共に、プログラムの開発, 評価の際
に外付けの周辺装置を不要にする。 【構成】 メモリ3aの動作を停止させると共にCPU 2aを
動作させるために第１の周辺装置41a の端子7a, 8a, 9a
を通じて外部からプログラムあるいはデータを読み込む
第１の評価用動作モードと、CPU 2aの動作を停止させる
と共に第１の周辺装置41a を制御するために第２の周辺
装置42a の端子12a, 13a, 14a を通じて外部と信号を入
出力する第２の評価用動作モードとのいずれかのモード
で動作させるモード設定回路40a を第１MCU 1a及び第２
MCU 1bそれぞれに備え、第１MCU1aの第１の周辺装置41a
の端子7a, 8a, 9aに第２MCU 1bの第２の周辺装置42b
の端子12a, 13a, 14a 及びデバッグROM 11を接続する。
Description
【０００１】
【産業上の利用分野】本発明は、ソフトウェアの開発段
階における評価が容易に可能なワンチップマイクロコン
ピュータに関する。
階における評価が容易に可能なワンチップマイクロコン
ピュータに関する。
【０００２】
【従来の技術】図５は他の装置の制御を行なうための従
来の技術によるワンチップマイクロコンピュータのソフ
トウェア開発時のシステムの構成を示す模式図である。
図５において、参照符号１はワンチップマイクロコンピ
ュータ(MCU) を、２乃至５はそれぞれワンチップマイク
ロコンピュータ１の構成要素を示している。
来の技術によるワンチップマイクロコンピュータのソフ
トウェア開発時のシステムの構成を示す模式図である。
図５において、参照符号１はワンチップマイクロコンピ
ュータ(MCU) を、２乃至５はそれぞれワンチップマイク
ロコンピュータ１の構成要素を示している。
【０００３】具体的には、参照符号２はソフトウェアの
プログラムを実行するCPU を、３はプログラムを格納す
るメモリを、４はたとえば A/D変換器，タイマ等の周辺
装置を、５は外部と信号の入出力を行なう入出力ポート
をそれぞれ示している。また、参照符号30はワンチップ
マイクロコンピュータ１内でCPU2, メモリ３, 周辺装置
４, 入出力ポート５を相互に接続する内部バス (アドレ
スバス, データバス，制御信号線を含む) を示してい
る。なお、通常時（後述する通常動作モード時）には周
辺装置４，入出力ポート５はワンチップマイクロコンピ
ュータ１が制御する他の装置の適宜の部分と接続され
る。
プログラムを実行するCPU を、３はプログラムを格納す
るメモリを、４はたとえば A/D変換器，タイマ等の周辺
装置を、５は外部と信号の入出力を行なう入出力ポート
をそれぞれ示している。また、参照符号30はワンチップ
マイクロコンピュータ１内でCPU2, メモリ３, 周辺装置
４, 入出力ポート５を相互に接続する内部バス (アドレ
スバス, データバス，制御信号線を含む) を示してい
る。なお、通常時（後述する通常動作モード時）には周
辺装置４，入出力ポート５はワンチップマイクロコンピ
ュータ１が制御する他の装置の適宜の部分と接続され
る。
【０００４】ワンチップマイクロコンピュータ１のプロ
グラム及びデータはメモリ３に格納されているため、ワ
ンチップマイクロコンピュータ１を接続した状態で制御
対象の装置を動作させつつプログラムの開発，評価を行
なうためにワンチップマイクロコンピュータ１は通常の
動作モードとは異なる動作を行なう評価用動作モードを
有する。ここで、ワンチップマイクロコンピュータ１の
通常動作モードとは、ワンチップマイクロコンピュータ
１内のメモリ３に格納されているプログラム及びデータ
でCPU2を動作させ、ワンチップマイクロコンピュータ１
外部からはCPU2の動作が見えない動作モードのことであ
る。
グラム及びデータはメモリ３に格納されているため、ワ
ンチップマイクロコンピュータ１を接続した状態で制御
対象の装置を動作させつつプログラムの開発，評価を行
なうためにワンチップマイクロコンピュータ１は通常の
動作モードとは異なる動作を行なう評価用動作モードを
有する。ここで、ワンチップマイクロコンピュータ１の
通常動作モードとは、ワンチップマイクロコンピュータ
１内のメモリ３に格納されているプログラム及びデータ
でCPU2を動作させ、ワンチップマイクロコンピュータ１
外部からはCPU2の動作が見えない動作モードのことであ
る。
【０００５】参照符号40は上述の動作モードを切り換え
るためのモード設定回路である。このモード設定回路40
に入力されるモード信号MODEに応じて、ワンチップマイ
クロコンピュータ１は前述の通常動作モードまたは評価
用動作モードのいずれかのモードで動作する。具体的に
は、モード制御端子６を介してモード信号MODEが入力さ
れると、モード設定回路40は指示されたモードに対応し
てワンチップマイクロコンピュータ１内の各構成要素に
対してそれぞれの動作を停止し、あるいは動作させる信
号を出力する。
るためのモード設定回路である。このモード設定回路40
に入力されるモード信号MODEに応じて、ワンチップマイ
クロコンピュータ１は前述の通常動作モードまたは評価
用動作モードのいずれかのモードで動作する。具体的に
は、モード制御端子６を介してモード信号MODEが入力さ
れると、モード設定回路40は指示されたモードに対応し
てワンチップマイクロコンピュータ１内の各構成要素に
対してそれぞれの動作を停止し、あるいは動作させる信
号を出力する。
【０００６】通常動作モードが設定されている場合に
は、モード設定回路40はワンチップマイクロコンピュー
タ１内の全ての構成要素を動作させる。しかし、評価用
動作モードが設定されている場合には、モード設定回路
40はワンチップマイクロコンピュータ１内のメモリ３及
び入出力ポート５の動作を禁止し、CPU2及び周辺装置４
を動作させる。この場合、CPU2は外部からプログラムを
読み込んで動作する。
は、モード設定回路40はワンチップマイクロコンピュー
タ１内の全ての構成要素を動作させる。しかし、評価用
動作モードが設定されている場合には、モード設定回路
40はワンチップマイクロコンピュータ１内のメモリ３及
び入出力ポート５の動作を禁止し、CPU2及び周辺装置４
を動作させる。この場合、CPU2は外部からプログラムを
読み込んで動作する。
【０００７】図５において、参照符号７，８，９は入出
力ポート５の入出力端子である。これらの入出力端子
７，８，９は、ワンチップマイクロコンピュータ１に通
常動作モードが設定されている場合には入出力ポート５
の入出力端子として機能するが、ワンチップマイクロコ
ンピュータ１に評価用動作モードが設定されている場合
には内部バス30を外部と接続するための端子として機能
する。その場合には、アドレス端子７はワンチップマイ
クロコンピュータ１の内部アドレスバスと、データ端子
８は同じく内部データバスと、制御端子９は同じくR/W
(リード・ライト),φ (クロック) 等の制御信号とそれ
ぞれ接続される。
力ポート５の入出力端子である。これらの入出力端子
７，８，９は、ワンチップマイクロコンピュータ１に通
常動作モードが設定されている場合には入出力ポート５
の入出力端子として機能するが、ワンチップマイクロコ
ンピュータ１に評価用動作モードが設定されている場合
には内部バス30を外部と接続するための端子として機能
する。その場合には、アドレス端子７はワンチップマイ
クロコンピュータ１の内部アドレスバスと、データ端子
８は同じく内部データバスと、制御端子９は同じくR/W
(リード・ライト),φ (クロック) 等の制御信号とそれ
ぞれ接続される。
【０００８】参照符号10は外付けポートであり、ワンチ
ップマイクロコンピュータ１に評価用動作モードが設定
されている場合に動作が禁止される入出力ポート５を補
償するために備えられており、ワンチップマイクロコン
ピュータ１の各入出力端子７, ８, ９と信号線31, 32,
33でそれぞれ接続されている。この外付けポート10は、
通常動作モードにより入出力ポート５が動作する場合と
同一のアドレスでアドレス端子７, データ端子８, 制御
端子９から信号線31, 32, 33をそれぞれ通じてワンチッ
プマイクロコンピュータ１内部のCPU2によって入出力ポ
ート５として制御される。
ップマイクロコンピュータ１に評価用動作モードが設定
されている場合に動作が禁止される入出力ポート５を補
償するために備えられており、ワンチップマイクロコン
ピュータ１の各入出力端子７, ８, ９と信号線31, 32,
33でそれぞれ接続されている。この外付けポート10は、
通常動作モードにより入出力ポート５が動作する場合と
同一のアドレスでアドレス端子７, データ端子８, 制御
端子９から信号線31, 32, 33をそれぞれ通じてワンチッ
プマイクロコンピュータ１内部のCPU2によって入出力ポ
ート５として制御される。
【０００９】参照符号11はデバッグROM であり、評価用
動作モードが設定されている場合に動作が禁止されるメ
モリ３を補償するために備えられており、ワンチップマ
イクロコンピュータ１の各入出力端子７, ８, ９と信号
線31, 32, 33でそれぞれ接続されている。このデバッグ
ROM 11は、通常動作モードによりメモリ３が動作する場
合と同一のアドレスで外付けポート10と同様にアドレス
端子７, データ端子８, 制御端子９から信号線31, 32,
33をそれぞれ通じてワンチップマイクロコンピュータ１
内部のCPU2によってメモリ３として扱われる。
動作モードが設定されている場合に動作が禁止されるメ
モリ３を補償するために備えられており、ワンチップマ
イクロコンピュータ１の各入出力端子７, ８, ９と信号
線31, 32, 33でそれぞれ接続されている。このデバッグ
ROM 11は、通常動作モードによりメモリ３が動作する場
合と同一のアドレスで外付けポート10と同様にアドレス
端子７, データ端子８, 制御端子９から信号線31, 32,
33をそれぞれ通じてワンチップマイクロコンピュータ１
内部のCPU2によってメモリ３として扱われる。
【００１０】上述のように構成されたワンチップマイク
ロコンピュータ１, 外付けポート10及びデバッグROM 11
からなるシステムは、ワンチップマイクロコンピュータ
１内のメモリ３及び入出力ポート５が動作しない評価用
動作モードが設定されている場合においては制御対象の
装置に対して全体として通常モード時のワンチップマイ
クロコンピュータ１と等価になる。従って、デバッグRO
M 11の内容は随時書き換えが可能であり、またCPU2の動
作は入出力端子７, ８, ９と接続されている信号線31,
32, 33の状態によって検出することが可能であるため、
ワンチップマイクロコンピュータ１を評価用動作モード
で動作させる場合には、制御対象の装置を動作させつつ
プログラムの開発,評価を行なえる。
ロコンピュータ１, 外付けポート10及びデバッグROM 11
からなるシステムは、ワンチップマイクロコンピュータ
１内のメモリ３及び入出力ポート５が動作しない評価用
動作モードが設定されている場合においては制御対象の
装置に対して全体として通常モード時のワンチップマイ
クロコンピュータ１と等価になる。従って、デバッグRO
M 11の内容は随時書き換えが可能であり、またCPU2の動
作は入出力端子７, ８, ９と接続されている信号線31,
32, 33の状態によって検出することが可能であるため、
ワンチップマイクロコンピュータ１を評価用動作モード
で動作させる場合には、制御対象の装置を動作させつつ
プログラムの開発,評価を行なえる。
【００１１】
【発明が解決しようとする課題】上述したように従来の
技術によるワンチップマイクロコンピュータでは、評価
用動作モードが設定されている場合には外部からプログ
ラム及びデータが供給される。しかし、外部に周辺装置
を設けることは技術的, コスト的に困難であるので、ワ
ンチップマイクロコンピュータの内部バスを外部と接続
するための端子は機能が単純な入出力ポートの入出力端
子と共用される。これは、プログラムを開発, 評価する
ためにはワンチップマイクロコンピュータの内部バスと
同じ数の外部端子が必ず必要であることを意味してい
る。このため、周辺装置に割り当てられる端子数が不足
し、本来は内蔵可能な周辺装置が内蔵出来ないという問
題が生じる。
技術によるワンチップマイクロコンピュータでは、評価
用動作モードが設定されている場合には外部からプログ
ラム及びデータが供給される。しかし、外部に周辺装置
を設けることは技術的, コスト的に困難であるので、ワ
ンチップマイクロコンピュータの内部バスを外部と接続
するための端子は機能が単純な入出力ポートの入出力端
子と共用される。これは、プログラムを開発, 評価する
ためにはワンチップマイクロコンピュータの内部バスと
同じ数の外部端子が必ず必要であることを意味してい
る。このため、周辺装置に割り当てられる端子数が不足
し、本来は内蔵可能な周辺装置が内蔵出来ないという問
題が生じる。
【００１２】上述の問題点は、ワンチップマイクロコン
ピュータの内部のCPU が高性能になり、内部バスのビッ
ト数が増加するに伴って深刻になる。本発明はそのよう
な問題点の解消を目的としてなされたものである。また
本発明は、上述の問題点が解消されたワンチップマイク
ロコンピュータに適用されるプログラムの開発, 評価方
法を提供することを目的とする。
ピュータの内部のCPU が高性能になり、内部バスのビッ
ト数が増加するに伴って深刻になる。本発明はそのよう
な問題点の解消を目的としてなされたものである。また
本発明は、上述の問題点が解消されたワンチップマイク
ロコンピュータに適用されるプログラムの開発, 評価方
法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係るワンチップ
マイクロコンピュータは、プログラム及びデータを格納
するメモリ手段と、メモリ手段に格納されているプログ
ラムを実行するCPU と、外部と接続される端子を備えた
第１の周辺装置と、外部と接続される端子を備えた第２
の周辺装置とを備え、更にメモリ手段の動作を停止させ
ると共にCPU を動作させるために第１の周辺装置の端子
を通じて外部からプログラムあるいはデータを読み込む
第１の評価用動作モードと、CPU の動作を停止させると
共に第１の周辺装置を制御するために第２の周辺装置の
端子を通じて外部と信号を入出力する第２の評価用動作
モードとのいずれかのモードで動作させる動作モード設
定手段を備えたことを特徴とする。
マイクロコンピュータは、プログラム及びデータを格納
するメモリ手段と、メモリ手段に格納されているプログ
ラムを実行するCPU と、外部と接続される端子を備えた
第１の周辺装置と、外部と接続される端子を備えた第２
の周辺装置とを備え、更にメモリ手段の動作を停止させ
ると共にCPU を動作させるために第１の周辺装置の端子
を通じて外部からプログラムあるいはデータを読み込む
第１の評価用動作モードと、CPU の動作を停止させると
共に第１の周辺装置を制御するために第２の周辺装置の
端子を通じて外部と信号を入出力する第２の評価用動作
モードとのいずれかのモードで動作させる動作モード設
定手段を備えたことを特徴とする。
【００１４】更に、本発明に係るワンチップマイクロコ
ンピュータのプログラムの開発，評価方法は、上述のよ
うなワンチップマイクロコンピュータを２台使用し、第
１の評価用動作モードが設定された第１のワンチップマ
イクロコンピュータの第１の周辺装置の端子と第２の評
価用動作モードが設定された第２のワンチップマイクロ
コンピュータの第２の周辺装置の端子とを接続しするこ
とを特徴とする。
ンピュータのプログラムの開発，評価方法は、上述のよ
うなワンチップマイクロコンピュータを２台使用し、第
１の評価用動作モードが設定された第１のワンチップマ
イクロコンピュータの第１の周辺装置の端子と第２の評
価用動作モードが設定された第２のワンチップマイクロ
コンピュータの第２の周辺装置の端子とを接続しするこ
とを特徴とする。
【００１５】また、本発明に係るワンチップマイクロコ
ンピュータは、プログラム及びデータを格納するメモリ
手段と、メモリ手段に格納されているプログラムを実行
するCPU と、外部と接続される端子を備えた複数の周辺
装置とを備え、更にメモリ手段の動作を停止させると共
にCPU を動作させるために複数の周辺装置の内の一部の
周辺装置の端子を通じて外部からプログラムあるいはデ
ータを読み込む第１の評価用動作モードと、CPU の動作
を停止させると共に一部の周辺装置の内のいずれか一つ
を制御するために複数の周辺装置の内の一つの周辺装置
を除く一部の周辺装置の端子を通じて外部と信号を入出
力する少なくとも一つ以上の第２の評価用動作モードと
のいずれかのモードで動作させる動作モード設定手段を
備えたことを特徴とする。
ンピュータは、プログラム及びデータを格納するメモリ
手段と、メモリ手段に格納されているプログラムを実行
するCPU と、外部と接続される端子を備えた複数の周辺
装置とを備え、更にメモリ手段の動作を停止させると共
にCPU を動作させるために複数の周辺装置の内の一部の
周辺装置の端子を通じて外部からプログラムあるいはデ
ータを読み込む第１の評価用動作モードと、CPU の動作
を停止させると共に一部の周辺装置の内のいずれか一つ
を制御するために複数の周辺装置の内の一つの周辺装置
を除く一部の周辺装置の端子を通じて外部と信号を入出
力する少なくとも一つ以上の第２の評価用動作モードと
のいずれかのモードで動作させる動作モード設定手段を
備えたことを特徴とする。
【００１６】更に、本発明に係るワンチップマイクロコ
ンピュータのプログラムの開発，評価方法は、上述のよ
うなワンチップマイクロコンピュータを複数使用し、第
１の評価用動作モードが設定された一つのワンチップマ
イクロコンピュータの一部の周辺装置の端子と第２の評
価用動作モードが設定された他のワンチップマイクロコ
ンピュータの一部の周辺装置のいずれか一つを除く周辺
装置の端子とを接続し、一つのワンチップマイクロコン
ピュータの一部の周辺装置の端子にプログラム供給手段
を接続することを特徴とする。
ンピュータのプログラムの開発，評価方法は、上述のよ
うなワンチップマイクロコンピュータを複数使用し、第
１の評価用動作モードが設定された一つのワンチップマ
イクロコンピュータの一部の周辺装置の端子と第２の評
価用動作モードが設定された他のワンチップマイクロコ
ンピュータの一部の周辺装置のいずれか一つを除く周辺
装置の端子とを接続し、一つのワンチップマイクロコン
ピュータの一部の周辺装置の端子にプログラム供給手段
を接続することを特徴とする。
【００１７】
【作用】本発明のワンチップマイクロコンピュータで
は、第１の評価用動作モードにおいてはメモリ手段の動
作が停止すると共にCPU を動作させるために第１の周辺
装置の端子を通じて外部からプログラムあるいはデータ
が読み込まれ、第２の評価用動作モードにおいてはCPU
の動作が停止すると共に第１の周辺装置を制御するため
に第２の周辺装置の端子を通じて外部と信号が入出力さ
れる。
は、第１の評価用動作モードにおいてはメモリ手段の動
作が停止すると共にCPU を動作させるために第１の周辺
装置の端子を通じて外部からプログラムあるいはデータ
が読み込まれ、第２の評価用動作モードにおいてはCPU
の動作が停止すると共に第１の周辺装置を制御するため
に第２の周辺装置の端子を通じて外部と信号が入出力さ
れる。
【００１８】更に本発明のワンチップマイクロコンピュ
ータのプログラムの開発，評価方法では、第１のワンチ
ップマイクロコンピュータのCPU 及び第２の周辺装置と
第２のワンチップマイクロコンピュータの第１の周辺装
置とプログラム供給手段とでコンピュータシステムが構
成される。
ータのプログラムの開発，評価方法では、第１のワンチ
ップマイクロコンピュータのCPU 及び第２の周辺装置と
第２のワンチップマイクロコンピュータの第１の周辺装
置とプログラム供給手段とでコンピュータシステムが構
成される。
【００１９】また本発明のワンチップマイクロコンピュ
ータでは、通常動作モードにおいてはメモリ手段の動作
が停止すると共にCPU を動作させるために複数の周辺装
置の内の一部の周辺装置の端子を通じて外部からプログ
ラムあるいはデータが読み込まれ、第２の評価用動作モ
ードにおいてはCPU の動作が停止すると共に一部の周辺
装置の内のいずれか一つを制御するために複数の周辺装
置の内の一つの周辺装置を除く一部の周辺装置の端子を
通じて外部と信号が入出力される。
ータでは、通常動作モードにおいてはメモリ手段の動作
が停止すると共にCPU を動作させるために複数の周辺装
置の内の一部の周辺装置の端子を通じて外部からプログ
ラムあるいはデータが読み込まれ、第２の評価用動作モ
ードにおいてはCPU の動作が停止すると共に一部の周辺
装置の内のいずれか一つを制御するために複数の周辺装
置の内の一つの周辺装置を除く一部の周辺装置の端子を
通じて外部と信号が入出力される。
【００２０】更に本発明のワンチップマイクロコンピュ
ータのプログラムの開発，評価方法では、一つのワンチ
ップマイクロコンピュータのCPU 及び一部の周辺装置以
外の一部または全部の周辺装置と他のワンチップマイク
ロコンピュータの一つのワンチップマイクロコンピュー
タと接続されない周辺装置の一部または全部とプログラ
ム供給手段とでコンピュータシステムが構成される。
ータのプログラムの開発，評価方法では、一つのワンチ
ップマイクロコンピュータのCPU 及び一部の周辺装置以
外の一部または全部の周辺装置と他のワンチップマイク
ロコンピュータの一つのワンチップマイクロコンピュー
タと接続されない周辺装置の一部または全部とプログラ
ム供給手段とでコンピュータシステムが構成される。
【００２１】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は他の装置の制御を行なうための本
発明の第１の実施例によるワンチップマイクロコンピュ
ータの構成を示す模式図である。
いて詳述する。図１は他の装置の制御を行なうための本
発明の第１の実施例によるワンチップマイクロコンピュ
ータの構成を示す模式図である。
【００２２】図１において、参照符号1aは本発明のワン
チップマイクロコンピュータ(MCU)を、2a, 3a, 41a, 42
a, 5aはそれぞれワンチップマイクロコンピュータ1aの
構成要素を示している。
チップマイクロコンピュータ(MCU)を、2a, 3a, 41a, 42
a, 5aはそれぞれワンチップマイクロコンピュータ1aの
構成要素を示している。
【００２３】具体的には、参照符号2aはソフトウェアの
プログラムを実行するCPU を、3aはプログラムを格納す
るメモリを、 41aはたとえば A/D変換器，タイマあるい
は入出力ポート等の第１の周辺装置を、 42aは同じく第
２の周辺装置をそれぞれ示している。なお、第１の周辺
装置41a には外部と信号の入出力を行なう入出力端子7
a, 8a, 9aが、第２の周辺装置42a には同じく入出力端
子12a, 13a, 14a がそれぞれ備えられている。
プログラムを実行するCPU を、3aはプログラムを格納す
るメモリを、 41aはたとえば A/D変換器，タイマあるい
は入出力ポート等の第１の周辺装置を、 42aは同じく第
２の周辺装置をそれぞれ示している。なお、第１の周辺
装置41a には外部と信号の入出力を行なう入出力端子7
a, 8a, 9aが、第２の周辺装置42a には同じく入出力端
子12a, 13a, 14a がそれぞれ備えられている。
【００２４】また、参照符号30a はワンチップマイクロ
コンピュータ1a内でCPU 2a, メモリ3a, 第１の周辺装置
41a,第２の周辺装置42a を相互に接続する内部バス (ア
ドレスバス, データバス，制御信号線を含む) を示して
いる。なお、通常時（後述する通常動作モード時）に
は、第１の周辺装置41a 及び第２の周辺装置42a は本発
明のワンチップマイクロコンピュータ1aが制御する他の
装置の適宜の部分と接続される。
コンピュータ1a内でCPU 2a, メモリ3a, 第１の周辺装置
41a,第２の周辺装置42a を相互に接続する内部バス (ア
ドレスバス, データバス，制御信号線を含む) を示して
いる。なお、通常時（後述する通常動作モード時）に
は、第１の周辺装置41a 及び第２の周辺装置42a は本発
明のワンチップマイクロコンピュータ1aが制御する他の
装置の適宜の部分と接続される。
【００２５】本発明のワンチップマイクロコンピュータ
1aのプログラム及びデータはメモリ3aに格納されている
ため、ワンチップマイクロコンピュータ1aを接続した状
態で制御対象の装置を動作させつつプログラムの開発，
評価を行なうために本発明のワンチップマイクロコンピ
ュータ1aは通常の動作モードとは異なる動作を行なう第
１の評価用動作モード及び第２の評価用動作モードを有
する。ここで、本発明のワンチップマイクロコンピュー
タ1aの通常動作モードとは、ワンチップマイクロコンピ
ュータ1a内のメモリ3aに格納されているプログラム及び
データでCPU 2aを動作させ、ワンチップマイクロコンピ
ュータ1a外部からはCPU 2aの動作が見えない動作モード
のことである。
1aのプログラム及びデータはメモリ3aに格納されている
ため、ワンチップマイクロコンピュータ1aを接続した状
態で制御対象の装置を動作させつつプログラムの開発，
評価を行なうために本発明のワンチップマイクロコンピ
ュータ1aは通常の動作モードとは異なる動作を行なう第
１の評価用動作モード及び第２の評価用動作モードを有
する。ここで、本発明のワンチップマイクロコンピュー
タ1aの通常動作モードとは、ワンチップマイクロコンピ
ュータ1a内のメモリ3aに格納されているプログラム及び
データでCPU 2aを動作させ、ワンチップマイクロコンピ
ュータ1a外部からはCPU 2aの動作が見えない動作モード
のことである。
【００２６】参照符号40a は上述の動作モードを切り換
えるためのモード設定回路である。このモード設定回路
40a に入力されるモード信号MODEに応じて、本発明のワ
ンチップマイクロコンピュータ1aは前述の通常動作モー
ド, 第１の評価用動作モードまたは第２の評価用動作モ
ードのいずれかのモードで動作する。具体的には、モー
ド制御端子6aを介してモード信号MODEが入力されると、
モード設定回路40a は指示されたモードに対応して本発
明のワンチップマイクロコンピュータ1a内の各構成要素
に対してそれぞれの動作を停止し、あるいは動作させる
信号を出力する。
えるためのモード設定回路である。このモード設定回路
40a に入力されるモード信号MODEに応じて、本発明のワ
ンチップマイクロコンピュータ1aは前述の通常動作モー
ド, 第１の評価用動作モードまたは第２の評価用動作モ
ードのいずれかのモードで動作する。具体的には、モー
ド制御端子6aを介してモード信号MODEが入力されると、
モード設定回路40a は指示されたモードに対応して本発
明のワンチップマイクロコンピュータ1a内の各構成要素
に対してそれぞれの動作を停止し、あるいは動作させる
信号を出力する。
【００２７】通常動作モードが設定されている場合に
は、モード設定回路40a は本発明のワンチップマイクロ
コンピュータ1a内の全ての構成要素を動作させる。しか
し、第１の評価用動作モードが設定されている場合に
は、モード設定回路40a は本発明のワンチップマイクロ
コンピュータ1a内のメモリ3a及び第１の周辺装置41a の
動作を禁止し、CPU 2a及び第２の周辺装置42a を動作さ
せる。この場合、CPU2は外部からプログラムを読み込ん
で動作する。また、第２の評価用動作モードが設定され
ている場合には、モード設定回路40a は本発明のワンチ
ップマイクロコンピュータ1a内のCPU 2a, メモリ3a及び
第２の周辺装置42a の動作を禁止する。この場合、第１
の周辺装置41a は外部から制御される。
は、モード設定回路40a は本発明のワンチップマイクロ
コンピュータ1a内の全ての構成要素を動作させる。しか
し、第１の評価用動作モードが設定されている場合に
は、モード設定回路40a は本発明のワンチップマイクロ
コンピュータ1a内のメモリ3a及び第１の周辺装置41a の
動作を禁止し、CPU 2a及び第２の周辺装置42a を動作さ
せる。この場合、CPU2は外部からプログラムを読み込ん
で動作する。また、第２の評価用動作モードが設定され
ている場合には、モード設定回路40a は本発明のワンチ
ップマイクロコンピュータ1a内のCPU 2a, メモリ3a及び
第２の周辺装置42a の動作を禁止する。この場合、第１
の周辺装置41a は外部から制御される。
【００２８】図１において、参照符号7a，8a，9aは第１
の周辺装置41a の入出力端子としてのアドレス端子, デ
ータ端子, 制御端子である。これらの入出力端子7a，8
a，9aは、通常動作モードが設定されている場合には第
１の周辺装置41a の入出力端子として機能するが、第１
の周辺装置41a が動作しない第１の評価用動作モードが
設定されている場合には単に内部バス30a を外部と接続
するための端子として機能する。その場合には、アドレ
ス端子7aは本発明のワンチップマイクロコンピュータ1a
の内部アドレスバスと、データ端子8aは同じく内部デー
タバスと、制御端子9aは同じくR/W(リード・ライト),φ
(クロック) 等の制御信号線とそれぞれ接続される。
の周辺装置41a の入出力端子としてのアドレス端子, デ
ータ端子, 制御端子である。これらの入出力端子7a，8
a，9aは、通常動作モードが設定されている場合には第
１の周辺装置41a の入出力端子として機能するが、第１
の周辺装置41a が動作しない第１の評価用動作モードが
設定されている場合には単に内部バス30a を外部と接続
するための端子として機能する。その場合には、アドレ
ス端子7aは本発明のワンチップマイクロコンピュータ1a
の内部アドレスバスと、データ端子8aは同じく内部デー
タバスと、制御端子9aは同じくR/W(リード・ライト),φ
(クロック) 等の制御信号線とそれぞれ接続される。
【００２９】図１において、参照符号12a, 13a, 14a は
第２の周辺装置42a の入出力端子である。これらの入出
力端子12a, 13a, 14a は、通常動作モードが設定されて
いる場合には第２の周辺装置42a の入出力端子として機
能するが、第２の周辺装置42a が動作しない第２の評価
用動作モードが設定されている場合には単に内部バス30
a を外部と接続するための端子として機能する。その場
合には、アドレス端子12a は本発明のワンチップマイク
ロコンピュータ1aの内部アドレスバスと、データ端子13
a は同じく内部データバスと、制御端子14a は同じくR/
W(リード・ライト),φ (クロック) 等の制御信号とそれ
ぞれ接続される。
第２の周辺装置42a の入出力端子である。これらの入出
力端子12a, 13a, 14a は、通常動作モードが設定されて
いる場合には第２の周辺装置42a の入出力端子として機
能するが、第２の周辺装置42a が動作しない第２の評価
用動作モードが設定されている場合には単に内部バス30
a を外部と接続するための端子として機能する。その場
合には、アドレス端子12a は本発明のワンチップマイク
ロコンピュータ1aの内部アドレスバスと、データ端子13
a は同じく内部データバスと、制御端子14a は同じくR/
W(リード・ライト),φ (クロック) 等の制御信号とそれ
ぞれ接続される。
【００３０】上述のように構成された本発明のワンチッ
プマイクロコンピュータ1aは、ワンチップマイクロコン
ピュータ1a内のCPU 2a, メモリ3a及び第２の周辺装置42
a が動作しない第２の評価用動作モードが設定されてい
る場合においては、第１の周辺装置41a と同等の機能を
有する外付け周辺装置と等価になるため、評価用に別途
第１の周辺装置41a と同等の機能を有する外付け周辺装
置を用意する必要が無くなる。
プマイクロコンピュータ1aは、ワンチップマイクロコン
ピュータ1a内のCPU 2a, メモリ3a及び第２の周辺装置42
a が動作しない第２の評価用動作モードが設定されてい
る場合においては、第１の周辺装置41a と同等の機能を
有する外付け周辺装置と等価になるため、評価用に別途
第１の周辺装置41a と同等の機能を有する外付け周辺装
置を用意する必要が無くなる。
【００３１】次に、上述のような構成の本発明の第１の
実施例のワンチップマイクロコンピュータのプログラム
の開発, 評価方法について説明する。図２は前述の図１
に示されている本発明の第１の実施例のワンチップマイ
クロコンピュータ1aのプログラムの開発, 評価方法を実
施するための構成例を示す模式図である。
実施例のワンチップマイクロコンピュータのプログラム
の開発, 評価方法について説明する。図２は前述の図１
に示されている本発明の第１の実施例のワンチップマイ
クロコンピュータ1aのプログラムの開発, 評価方法を実
施するための構成例を示す模式図である。
【００３２】図２において、参照符号1aは図１に示され
ている本発明の第１の実施例のワンチップマイクロコン
ピュータ1aであり、また参照符号1bはそれと同等のワン
チップマイクロコンピュータである。なお、以下の説明
ではワンチップマイクロコンピュータ1aを第１MCU 1aと
し、ワンチップマイクロコンピュータ1bを第２MCU 1bと
し、更に第２MCU 1bの第１MCU 1aと対応する各部分には
参照符号の末尾のａに代えてｂを付与することにより説
明を省略する。
ている本発明の第１の実施例のワンチップマイクロコン
ピュータ1aであり、また参照符号1bはそれと同等のワン
チップマイクロコンピュータである。なお、以下の説明
ではワンチップマイクロコンピュータ1aを第１MCU 1aと
し、ワンチップマイクロコンピュータ1bを第２MCU 1bと
し、更に第２MCU 1bの第１MCU 1aと対応する各部分には
参照符号の末尾のａに代えてｂを付与することにより説
明を省略する。
【００３３】第１MCU 1aの内部構成については図１に示
されているので省略するが、第２MCU 1bの内部構成につ
いても第１MCU 1aと同等であるので省略する。また、第
１MCU 1aの第１の周辺装置41a の各入出力端子7a, 8a,
9a及び第２の周辺装置42a の各入出力端子12a, 13a, 14
a の機能に関しても図１と全く同様であり、第２MCU1b
の第１の周辺装置41b の各入出力端子7b, 8b, 9b及び第
２の周辺装置42b の各入出力端子12b, 13b, 14b はそれ
ぞれ第１MCU 1aの各入出力端子7a, 8a, 9a, 12a, 13a,
14a と同一の機能を有していることは言うまでもない。
されているので省略するが、第２MCU 1bの内部構成につ
いても第１MCU 1aと同等であるので省略する。また、第
１MCU 1aの第１の周辺装置41a の各入出力端子7a, 8a,
9a及び第２の周辺装置42a の各入出力端子12a, 13a, 14
a の機能に関しても図１と全く同様であり、第２MCU1b
の第１の周辺装置41b の各入出力端子7b, 8b, 9b及び第
２の周辺装置42b の各入出力端子12b, 13b, 14b はそれ
ぞれ第１MCU 1aの各入出力端子7a, 8a, 9a, 12a, 13a,
14a と同一の機能を有していることは言うまでもない。
【００３４】図２において、参照符号11はプログラム及
びデータの供給手段としてのデバッグROM である。
びデータの供給手段としてのデバッグROM である。
【００３５】ところで、図２においては、第１MCU 1aの
第１の周辺装置41a の各入出力端子はそれぞれ第２MCU
1bの第２の周辺装置42b の各入出力端子と接続されてい
る。具体的には、第１MCU 1aの第１の周辺装置41a のア
ドレス端子7aは信号線31を介して第２MCU 1bの第２の周
辺装置42b のアドレス端子12b と、第１MCU 1aの第１の
周辺装置41a のデータ端子8aは信号線32を介して第２MC
U 1bの第２の周辺装置42b のデータ端子13b と、第１MC
U 1aの第１の周辺装置41a の制御端子9aはR/Wが信号線3
3を介して、φが信号線34を介して第２MCU 1bの第２の
周辺装置42b の制御端子14b とそれぞれ接続されてい
る。またこれらの信号線31, 32, 33はデバッグROM 11に
も接続されている。
第１の周辺装置41a の各入出力端子はそれぞれ第２MCU
1bの第２の周辺装置42b の各入出力端子と接続されてい
る。具体的には、第１MCU 1aの第１の周辺装置41a のア
ドレス端子7aは信号線31を介して第２MCU 1bの第２の周
辺装置42b のアドレス端子12b と、第１MCU 1aの第１の
周辺装置41a のデータ端子8aは信号線32を介して第２MC
U 1bの第２の周辺装置42b のデータ端子13b と、第１MC
U 1aの第１の周辺装置41a の制御端子9aはR/Wが信号線3
3を介して、φが信号線34を介して第２MCU 1bの第２の
周辺装置42b の制御端子14b とそれぞれ接続されてい
る。またこれらの信号線31, 32, 33はデバッグROM 11に
も接続されている。
【００３６】このような図２に示されている構成におい
て、第１MCU 1aのモード制御端子6a及び第２MCU 1bのモ
ード制御端子6bにそれぞれ適宜のモード信号MODEを入力
することにより、第１MCU 1aを第１の評価用動作モード
で、第２MCU 1bを第２の評価用動作モードでそれぞれ動
作させる。これにより、第１MCU 1aのCPU 2a及び第２の
周辺装置42a と第２MCU 1bの第１の周辺装置41b とデバ
ッグROM 11とからなるシステムは、制御対象の装置に対
して全体としては通常動作モード時のワンチップマイク
ロコンピュータと等価になる。
て、第１MCU 1aのモード制御端子6a及び第２MCU 1bのモ
ード制御端子6bにそれぞれ適宜のモード信号MODEを入力
することにより、第１MCU 1aを第１の評価用動作モード
で、第２MCU 1bを第２の評価用動作モードでそれぞれ動
作させる。これにより、第１MCU 1aのCPU 2a及び第２の
周辺装置42a と第２MCU 1bの第１の周辺装置41b とデバ
ッグROM 11とからなるシステムは、制御対象の装置に対
して全体としては通常動作モード時のワンチップマイク
ロコンピュータと等価になる。
【００３７】従って、デバッグROM 11の内容は随時書き
換えが可能であり、また第１MCU 1aのCPU 2aの動作は入
出力端子7a, 8a, 9aと接続されている信号線31, 32, 3
3, 34の状態によって検出することが可能であるため、
制御対象の装置を動作させつつプログラムの開発, 評価
を行なうことが可能になる。
換えが可能であり、また第１MCU 1aのCPU 2aの動作は入
出力端子7a, 8a, 9aと接続されている信号線31, 32, 3
3, 34の状態によって検出することが可能であるため、
制御対象の装置を動作させつつプログラムの開発, 評価
を行なうことが可能になる。
【００３８】次に、本発明の第２の実施例について説明
する。図３は他の装置の制御を行なうための本発明の第
２の実施例によるワンチップマイクロコンピュータの構
成を示す模式図でありる。上述の第１の実施例では、本
発明のワンチップマイクロコンピュータ1aは第１及び第
２の二つの周辺装置41a, 42aを備えているが、本第２の
実施例では更に多数の周辺装置を備えた例について説明
する。但し、図３に示されている実施例では、第１の周
辺装置41a 及び第２の周辺装置42a に加えて第３の周辺
装置43a を備えている。
する。図３は他の装置の制御を行なうための本発明の第
２の実施例によるワンチップマイクロコンピュータの構
成を示す模式図でありる。上述の第１の実施例では、本
発明のワンチップマイクロコンピュータ1aは第１及び第
２の二つの周辺装置41a, 42aを備えているが、本第２の
実施例では更に多数の周辺装置を備えた例について説明
する。但し、図３に示されている実施例では、第１の周
辺装置41a 及び第２の周辺装置42a に加えて第３の周辺
装置43a を備えている。
【００３９】図３に示されている第２の実施例におい
て、本発明のワンチップマイクロコンピュータ1aの内部
には上述の図１に示されている第１の実施例と同様の構
成要素の他に第３の周辺装置43a が備えられている。ま
た、参照符号16a は第１の周辺装置41a の入出力端子7
a, 7b, 7cを一括して、17a は第２の周辺装置42a の入
出力端子12a, 13a, 14a を一括してそれぞれ示してお
り、18a は上述の第１の周辺装置41a の入出力端子16a
及び第２の周辺装置42a の入出力端子17a に相当する第
３の周辺装置43a の入出力端子を示している。
て、本発明のワンチップマイクロコンピュータ1aの内部
には上述の図１に示されている第１の実施例と同様の構
成要素の他に第３の周辺装置43a が備えられている。ま
た、参照符号16a は第１の周辺装置41a の入出力端子7
a, 7b, 7cを一括して、17a は第２の周辺装置42a の入
出力端子12a, 13a, 14a を一括してそれぞれ示してお
り、18a は上述の第１の周辺装置41a の入出力端子16a
及び第２の周辺装置42a の入出力端子17a に相当する第
３の周辺装置43a の入出力端子を示している。
【００４０】この第２の実施例のワンチップマイクロコ
ンピュータ1aの動作モードがモード制御端子6aを介して
モード設定回路40a に入力されるモード信号MODEによっ
て指示されることは前述の第１の実施例と同様であり、
また本第２の実施例では通常動作モードと、第１の評価
用動作モードと、第２の評価用動作モードとのいずれか
を指示し得ることも第１の実施例と同様であるが、本第
２の実施例では第２の評価用動作モードとして更に第２
の評価用動作モードＡと第２の評価用動作モードＢとを
指示することが可能である。
ンピュータ1aの動作モードがモード制御端子6aを介して
モード設定回路40a に入力されるモード信号MODEによっ
て指示されることは前述の第１の実施例と同様であり、
また本第２の実施例では通常動作モードと、第１の評価
用動作モードと、第２の評価用動作モードとのいずれか
を指示し得ることも第１の実施例と同様であるが、本第
２の実施例では第２の評価用動作モードとして更に第２
の評価用動作モードＡと第２の評価用動作モードＢとを
指示することが可能である。
【００４１】第１の評価用動作モードが設定されている
場合には、モード設定回路40a は本発明のワンチップマ
イクロコンピュータ1a内のメモリ3a，第１の周辺装置41
a 及び第２の周辺装置42a の動作を禁止する。この場合
には、第１の周辺装置41a の入出力端子16a と第２の周
辺装置42a の入出力端子17a とは単に本発明のワンチッ
プマイクロコンピュータ1aの内部バス30a を外部と接続
するための端子として機能し、CPU 2a及び第３の周辺装
置43a が動作する。
場合には、モード設定回路40a は本発明のワンチップマ
イクロコンピュータ1a内のメモリ3a，第１の周辺装置41
a 及び第２の周辺装置42a の動作を禁止する。この場合
には、第１の周辺装置41a の入出力端子16a と第２の周
辺装置42a の入出力端子17a とは単に本発明のワンチッ
プマイクロコンピュータ1aの内部バス30a を外部と接続
するための端子として機能し、CPU 2a及び第３の周辺装
置43a が動作する。
【００４２】第２の評価用動作モードＡが設定されてい
る場合には、モード設定回路40a は本発明のワンチップ
マイクロコンピュータ1a内のCPU 2a, メモリ3a, 第１の
周辺装置41a 及び第３の周辺装置43a の動作を禁止す
る。この場合には、第１の周辺装置41a の入出力端子16
a と第３の周辺装置43a の入出力端子18a とは単に本発
明のワンチップマイクロコンピュータ1aの内部バスを外
部と接続するための端子として機能し、第２の周辺装置
42a が動作する。
る場合には、モード設定回路40a は本発明のワンチップ
マイクロコンピュータ1a内のCPU 2a, メモリ3a, 第１の
周辺装置41a 及び第３の周辺装置43a の動作を禁止す
る。この場合には、第１の周辺装置41a の入出力端子16
a と第３の周辺装置43a の入出力端子18a とは単に本発
明のワンチップマイクロコンピュータ1aの内部バスを外
部と接続するための端子として機能し、第２の周辺装置
42a が動作する。
【００４３】第２の評価用動作モードＢが設定されてい
る場合には、モード設定回路40a は本発明のワンチップ
マイクロコンピュータ1a内のCPU 2a, メモリ3a, 第２の
周辺装置42a 及び第３の周辺装置43a の動作を禁止す
る。この場合には、第２の周辺装置42a の入出力端子17
a と第３の周辺装置43a の入出力端子18a とは単に本発
明のワンチップマイクロコンピュータ1aの内部バスを外
部と接続するための端子として機能し、第１の周辺装置
41a が動作する。
る場合には、モード設定回路40a は本発明のワンチップ
マイクロコンピュータ1a内のCPU 2a, メモリ3a, 第２の
周辺装置42a 及び第３の周辺装置43a の動作を禁止す
る。この場合には、第２の周辺装置42a の入出力端子17
a と第３の周辺装置43a の入出力端子18a とは単に本発
明のワンチップマイクロコンピュータ1aの内部バスを外
部と接続するための端子として機能し、第１の周辺装置
41a が動作する。
【００４４】上述のように構成された本発明の第２の実
施例のワンチップマイクロコンピュータ1aは、ワンチッ
プマイクロコンピュータ1a内のCPU 2a, メモリ3a, 第１
の周辺装置41a 及び第３の周辺装置43a が動作しない第
２の評価用動作モードＡが設定されている場合において
は、第２の周辺装置42a と同等の機能を有する外付け周
辺装置と等価になり、またワンチップマイクロコンピュ
ータ1a内のCPU 2a, メモリ3a, 第２の周辺装置42a 及び
第３の周辺装置43a が動作しない第２の評価用動作モー
ドＢが設定されている場合においては、第１の周辺装置
41a と同等の機能を有する外付け周辺装置と等価になる
ため、評価用に別途第２の周辺装置42aまたは第１の周
辺装置41a と同等の機能を有する外付け周辺装置を用意
する必要が無くなる。
施例のワンチップマイクロコンピュータ1aは、ワンチッ
プマイクロコンピュータ1a内のCPU 2a, メモリ3a, 第１
の周辺装置41a 及び第３の周辺装置43a が動作しない第
２の評価用動作モードＡが設定されている場合において
は、第２の周辺装置42a と同等の機能を有する外付け周
辺装置と等価になり、またワンチップマイクロコンピュ
ータ1a内のCPU 2a, メモリ3a, 第２の周辺装置42a 及び
第３の周辺装置43a が動作しない第２の評価用動作モー
ドＢが設定されている場合においては、第１の周辺装置
41a と同等の機能を有する外付け周辺装置と等価になる
ため、評価用に別途第２の周辺装置42aまたは第１の周
辺装置41a と同等の機能を有する外付け周辺装置を用意
する必要が無くなる。
【００４５】また、図３に示されている本発明の第２の
実施例のワンチップマイクロコンピュータ1aでは内部に
三つの周辺装置41a, 42a, 43a を備えており、それらの
内の二つの周辺装置の入出力端子をワンチップマイクロ
コンピュータ1a内の内部バス30a と外部とを接続するた
めの入出力端子として使用しているが、これはワンチッ
プマイクロコンピュータ1a内の三つの周辺装置の入出力
端子の 2/3を占用していることになる。従って、内部バ
ス30a のビット幅が大である場合に全体の入出力端子数
を少なくすることが可能になるという利点を有する。
実施例のワンチップマイクロコンピュータ1aでは内部に
三つの周辺装置41a, 42a, 43a を備えており、それらの
内の二つの周辺装置の入出力端子をワンチップマイクロ
コンピュータ1a内の内部バス30a と外部とを接続するた
めの入出力端子として使用しているが、これはワンチッ
プマイクロコンピュータ1a内の三つの周辺装置の入出力
端子の 2/3を占用していることになる。従って、内部バ
ス30a のビット幅が大である場合に全体の入出力端子数
を少なくすることが可能になるという利点を有する。
【００４６】なお、ワンチップマイクロコンピュータ1a
内に周辺装置が四つ以上備えられている場合にも上述の
第２の実施例と同様にして、第２の評価用動作モードが
設定された場合にいずれかの周辺装置のみが動作可能に
すれば、本発明を適用することが可能である。
内に周辺装置が四つ以上備えられている場合にも上述の
第２の実施例と同様にして、第２の評価用動作モードが
設定された場合にいずれかの周辺装置のみが動作可能に
すれば、本発明を適用することが可能である。
【００４７】図４は前述の図３に示されている本発明の
第２の実施例のワンチップマイクロコンピュータ1aのプ
ログラムの開発, 評価方法を実施するための構成例を示
す模式図である。
第２の実施例のワンチップマイクロコンピュータ1aのプ
ログラムの開発, 評価方法を実施するための構成例を示
す模式図である。
【００４８】図４において、参照符号1aは図３に示され
ている本発明の第２の実施例のワンチップマイクロコン
ピュータ1aであり、また参照符号1b, 1cはいずれもそれ
と同等のワンチップマイクロコンピュータである。な
お、以下の説明ではワンチップマイクロコンピュータ1a
を第１MCU 1aとし、ワンチップマイクロコンピュータ1b
を第２MCU 1bとし、ワンチップマイクロコンピュータ1c
を第３MCU 1cとし、更に第２MCU 1b及び第３MCU 1cの第
１MCU 1aと対応する各部分には参照符号の末尾のａに代
えてｂまたはｃを付与することにより説明を省略する。
ている本発明の第２の実施例のワンチップマイクロコン
ピュータ1aであり、また参照符号1b, 1cはいずれもそれ
と同等のワンチップマイクロコンピュータである。な
お、以下の説明ではワンチップマイクロコンピュータ1a
を第１MCU 1aとし、ワンチップマイクロコンピュータ1b
を第２MCU 1bとし、ワンチップマイクロコンピュータ1c
を第３MCU 1cとし、更に第２MCU 1b及び第３MCU 1cの第
１MCU 1aと対応する各部分には参照符号の末尾のａに代
えてｂまたはｃを付与することにより説明を省略する。
【００４９】第１MCU 1aの内部構成については図３に示
されているので省略するが、第２MCU 1b及び第３MCU 1c
の内部構成についても第１MCU 1aと同等であるので省略
する。また、第１MCU 1aの第１の周辺装置41a の入出力
端子16a,第２の周辺装置42aの入出力端子17a,第３の周
辺装置43a の入出力端子18a の機能に関しても図３と全
く同様である。更に、第２MCU 1bの各周辺装置41b, 42
b, 43b の入出力端子16b, 17b, 18b 及び第３MCU 1cの
各周辺装置41c, 42c, 43c の入出力端子16c, 17c, 18c
はそれぞれ第１MCU 1aの各入出力端子16a, 17a, 18a と
同一の機能を有していることは言うまでもない。
されているので省略するが、第２MCU 1b及び第３MCU 1c
の内部構成についても第１MCU 1aと同等であるので省略
する。また、第１MCU 1aの第１の周辺装置41a の入出力
端子16a,第２の周辺装置42aの入出力端子17a,第３の周
辺装置43a の入出力端子18a の機能に関しても図３と全
く同様である。更に、第２MCU 1bの各周辺装置41b, 42
b, 43b の入出力端子16b, 17b, 18b 及び第３MCU 1cの
各周辺装置41c, 42c, 43c の入出力端子16c, 17c, 18c
はそれぞれ第１MCU 1aの各入出力端子16a, 17a, 18a と
同一の機能を有していることは言うまでもない。
【００５０】図４において、参照符号11はプログラム及
びデータの供給手段としてのデバッグROM である。とこ
ろで、図４においては、第１MCU 1aの第１の周辺装置41
a の入出力端子16a は第２MCU 1bの第１の周辺装置41b
の入出力端子16b 及び第３MCU 1cの第３の周辺装置43c
の入出力端子18c とそれぞれ信号線35を介して接続さ
れ、第１MCU1aの第２の周辺装置42a の入出力端子17a
は第２MCU 1bの第３の周辺装置43b の入出力端子18b 及
び第３MCU 1cの第２の周辺装置42c の入出力端子17c と
それぞれ信号線36を介して接続されている。またこれら
の信号線35, 36はデバッグROM11にも接続されている。
びデータの供給手段としてのデバッグROM である。とこ
ろで、図４においては、第１MCU 1aの第１の周辺装置41
a の入出力端子16a は第２MCU 1bの第１の周辺装置41b
の入出力端子16b 及び第３MCU 1cの第３の周辺装置43c
の入出力端子18c とそれぞれ信号線35を介して接続さ
れ、第１MCU1aの第２の周辺装置42a の入出力端子17a
は第２MCU 1bの第３の周辺装置43b の入出力端子18b 及
び第３MCU 1cの第２の周辺装置42c の入出力端子17c と
それぞれ信号線36を介して接続されている。またこれら
の信号線35, 36はデバッグROM11にも接続されている。
【００５１】このような図４に示されている構成におい
て、第１MCU 1aのモード制御端子6a, 第２MCU 1bのモー
ド制御端子6b及び第３MCU 1cのモード制御端子6cにそれ
ぞれ適宜のモード信号MODEを入力することにより、第１
MCU 1aを第１の評価用動作モードで、第２MCU 1bを第２
の評価用動作モードＡで、第３MCU 1cを第２の評価用動
作モードＢでそれぞれ動作させる。これにより、第１MC
U 1aのCPU 2a及び第３の周辺装置43a と第２MCU 1bの第
２の周辺装置42b と第３MCU 1cの第１の周辺装置41c と
デバッグROM 11とからなるシステムは、制御対象の装置
に対して全体としては通常動作モード時のワンチップマ
イクロコンピュータと等価になる。
て、第１MCU 1aのモード制御端子6a, 第２MCU 1bのモー
ド制御端子6b及び第３MCU 1cのモード制御端子6cにそれ
ぞれ適宜のモード信号MODEを入力することにより、第１
MCU 1aを第１の評価用動作モードで、第２MCU 1bを第２
の評価用動作モードＡで、第３MCU 1cを第２の評価用動
作モードＢでそれぞれ動作させる。これにより、第１MC
U 1aのCPU 2a及び第３の周辺装置43a と第２MCU 1bの第
２の周辺装置42b と第３MCU 1cの第１の周辺装置41c と
デバッグROM 11とからなるシステムは、制御対象の装置
に対して全体としては通常動作モード時のワンチップマ
イクロコンピュータと等価になる。
【００５２】従って、デバッグROM 11の内容は随時書き
換えが可能であり、また第１MCU 1aのCPU 2aの動作は入
出力端子16a, 17aと接続されている信号線35, 36の状態
によって検出することが可能であるため、制御対象の装
置を動作させつつプログラムの開発, 評価を行なえる。
換えが可能であり、また第１MCU 1aのCPU 2aの動作は入
出力端子16a, 17aと接続されている信号線35, 36の状態
によって検出することが可能であるため、制御対象の装
置を動作させつつプログラムの開発, 評価を行なえる。
【００５３】なお、上記第２の実施例では第１, 第２及
び第３の３個の周辺装置が備えられ、且つ第２の評価用
動作モードがＡ及びＢの二種類有る場合について説明し
たが、周辺装置の数は４個以上でもよく、またその場合
には第２の評価用動作モードも３種類以上であってもよ
いことは言うまでもない。また、上記各実施例では入出
力ポートをも周辺装置として説明している。
び第３の３個の周辺装置が備えられ、且つ第２の評価用
動作モードがＡ及びＢの二種類有る場合について説明し
たが、周辺装置の数は４個以上でもよく、またその場合
には第２の評価用動作モードも３種類以上であってもよ
いことは言うまでもない。また、上記各実施例では入出
力ポートをも周辺装置として説明している。
【００５４】
【発明の効果】以上に詳述したように本発明のワンチッ
プマイクロコンピュータ及びそのプログラムの開発，評
価方法によれば、開発，評価対象のワンチップマイクロ
コンピュータと同等のワンチップマイクロコンピュータ
を外付けの周辺装置として使用することが可能になるの
で、プログラムの開発，評価に際して外付けの周辺装置
を別途用意する必要がなくなる。また、入出力ポートの
端子をワンチップマイクロコンピュータの内部バスと同
数備える必要もなくなるので、周辺装置に割り当てられ
る端子数が不足することによって本来は内蔵可能な周辺
装置を内蔵できなくなるという問題も解消される。
プマイクロコンピュータ及びそのプログラムの開発，評
価方法によれば、開発，評価対象のワンチップマイクロ
コンピュータと同等のワンチップマイクロコンピュータ
を外付けの周辺装置として使用することが可能になるの
で、プログラムの開発，評価に際して外付けの周辺装置
を別途用意する必要がなくなる。また、入出力ポートの
端子をワンチップマイクロコンピュータの内部バスと同
数備える必要もなくなるので、周辺装置に割り当てられ
る端子数が不足することによって本来は内蔵可能な周辺
装置を内蔵できなくなるという問題も解消される。
【図１】本発明の第１の実施例によるワンチップマイク
ロコンピュータの構成を示す模式図である。
ロコンピュータの構成を示す模式図である。
【図２】本発明の第１の実施例のワンチップマイクロコ
ンピュータのプログラムの開発, 評価方法を実施するた
めの構成例を示す模式図である。
ンピュータのプログラムの開発, 評価方法を実施するた
めの構成例を示す模式図である。
【図３】本発明の第２の実施例によるワンチップマイク
ロコンピュータの構成を示す模式図である。
ロコンピュータの構成を示す模式図である。
【図４】本発明の第２の実施例のワンチップマイクロコ
ンピュータのプログラムの開発, 評価方法を実施するた
めの構成例を示す模式図である。
ンピュータのプログラムの開発, 評価方法を実施するた
めの構成例を示す模式図である。
【図５】従来のワンチップマイクロコンピュータの構成
を示す模式図である。
を示す模式図である。
1a(1b, 1c) ワンチップマイクロコンピュータ(MCU) 2a(2b, 2c) CPU 3a(3b, 3c) メモリ 7a(7b, 7c) 入出力端子 8a(8b, 8c) 入出力端子 9a(9b, 9c) 入出力端子 11 デバッグROM 12a(12b, 12c) 入出力端子 13a(13b, 13c) 入出力端子 14a(14b, 14c) 入出力端子 40a(40b, 40c) モード設定回路 41a(41b, 41c) 第１の周辺装置 42a(42b, 42c) 第２の周辺装置 43a(43b, 43c) 第３の周辺装置
Claims (4)
- 【請求項１】 プログラム及びデータを格納するメモリ
手段と、 前記メモリ手段に格納されているプログラムを実行する
CPU と、 外部と接続される端子を備えた第１の周辺装置と、 外部と接続される端子を備えた第２の周辺装置とを備え
たワンチップマイクロコンピュータにおいて、 前記メモリ手段の動作を停止させると共に前記CPU を動
作させるために前記第１の周辺装置の端子を通じて外部
からプログラムあるいはデータを読み込む第１の評価用
動作モードと、前記CPU の動作を停止させると共に前記
第１の周辺装置を制御するために前記第２の周辺装置の
端子を通じて外部と信号を入出力する第２の評価用動作
モードとのいずれかのモードで動作させる動作モード設
定手段を備えたことを特徴とするワンチップマイクロコ
ンピュータ。 - 【請求項２】 請求項１記載のワンチップマイクロコン
ピュータを２台使用し、 第１の評価用動作モードが設定された第１のワンチップ
マイクロコンピュータの第１の周辺装置の端子と第２の
評価用動作モードが設定された第２のワンチップマイク
ロコンピュータの第２の周辺装置の端子とを接続し、 前記第１のワンチップマイクロコンピュータの第１の周
辺装置の端子にプログラム供給手段を接続し、 前記第１のワンチップマイクロコンピュータのCPU 及び
第２の周辺装置と前記第２のワンチップマイクロコンピ
ュータの第１の周辺装置と前記プログラム供給手段とで
コンピュータシステムを構成することを特徴とするワン
チップマイクロコンピュータのプログラムの開発，評価
方法。 - 【請求項３】 プログラム及びデータを格納するメモリ
手段と、 前記メモリ手段に格納されているプログラムを実行する
CPU と、 外部と接続される端子を備えた複数の周辺装置とを備え
たワンチップマイクロコンピュータにおいて、 前記メモリ手段の動作を停止させると共に前記CPU を動
作させるために前記複数の周辺装置の内の一部の周辺装
置の端子を通じて外部からプログラムあるいはデータを
読み込む第１の評価用動作モードと、前記CPU の動作を
停止させると共に前記一部の周辺装置の内のいずれか一
つを制御するために前記複数の周辺装置の内の前記一つ
の周辺装置を除く一部の周辺装置の端子を通じて外部と
信号を入出力する少なくとも一つ以上の第２の評価用動
作モードとのいずれかのモードで動作させる動作モード
設定手段を備えたことを特徴とするワンチップマイクロ
コンピュータ。 - 【請求項４】 請求項３記載のワンチップマイクロコン
ピュータを複数使用し、 第１の評価用動作モードが設定された一つのワンチップ
マイクロコンピュータの一部の周辺装置の端子と第２の
評価用動作モードが設定された他のワンチップマイクロ
コンピュータの前記一部の周辺装置のいずれか一つを除
く周辺装置の端子とを接続し、 前記一つのワンチップマイクロコンピュータの前記一部
の周辺装置の端子にプログラム供給手段を接続し、 前記一つのワンチップマイクロコンピュータのCPU 及び
前記一部の周辺装置以外の一部または全部の周辺装置と
他のワンチップマイクロコンピュータの前記一つのワン
チップマイクロコンピュータと接続されない周辺装置の
一部または全部と前記プログラム供給手段とでコンピュ
ータシステムを構成することを特徴とするワンチップマ
イクロコンピュータのプログラムの開発，評価方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05254270A JP3131675B2 (ja) | 1993-10-12 | 1993-10-12 | ワンチップマイクロコンピュータ及びそのプログラムの開発，評価方法 |
| US08/318,455 US5574932A (en) | 1993-10-12 | 1994-10-05 | One-chip microcomputer and program development/evaluation system therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05254270A JP3131675B2 (ja) | 1993-10-12 | 1993-10-12 | ワンチップマイクロコンピュータ及びそのプログラムの開発，評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07110778A true JPH07110778A (ja) | 1995-04-25 |
| JP3131675B2 JP3131675B2 (ja) | 2001-02-05 |
Family
ID=17262643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05254270A Expired - Fee Related JP3131675B2 (ja) | 1993-10-12 | 1993-10-12 | ワンチップマイクロコンピュータ及びそのプログラムの開発，評価方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5574932A (ja) |
| JP (1) | JP3131675B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5819108A (en) * | 1996-10-17 | 1998-10-06 | Acer Peripherals, Inc. | Programming of software into programmable memory within a peripheral device |
| EP0840223B1 (en) * | 1996-10-31 | 2002-05-15 | STMicroelectronics Limited | Microcomputer capable of accessing an external memory |
| GB9805486D0 (en) | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Adapter |
| GB9805479D0 (en) | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
| JP3739615B2 (ja) * | 1999-11-30 | 2006-01-25 | 三菱電機株式会社 | 車載用情報処理装置および記録媒体 |
| US20030056071A1 (en) * | 2001-09-18 | 2003-03-20 | Triece Joseph W. | Adaptable boot loader |
| CN111506324B (zh) * | 2020-06-30 | 2020-11-06 | 上海泰矽微电子有限公司 | 一种利用传统rom结合存储孤岛实现mcu芯片安全的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580216A (en) * | 1981-06-22 | 1986-04-01 | Texas Instruments Incorporated | Microcomputer with internal selection of on-chip or off-chip access |
| JPS59146352A (ja) * | 1983-02-09 | 1984-08-22 | Nec Corp | シングル・チップ・マイクロコンピュータ |
| JPS61169941A (ja) * | 1985-01-22 | 1986-07-31 | Sony Corp | 記憶装置 |
| US4811345A (en) * | 1986-12-16 | 1989-03-07 | Advanced Micro Devices, Inc. | Methods and apparatus for providing a user oriented microprocessor test interface for a complex, single chip, general purpose central processing unit |
| US5089951A (en) * | 1987-11-05 | 1992-02-18 | Kabushiki Kaisha Toshiba | Microcomputer incorporating memory |
-
1993
- 1993-10-12 JP JP05254270A patent/JP3131675B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-05 US US08/318,455 patent/US5574932A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5574932A (en) | 1996-11-12 |
| JP3131675B2 (ja) | 2001-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5832251A (en) | Emulation device | |
| JPH07325711A (ja) | Ｒｏｍプログラム変更装置 | |
| JP3131675B2 (ja) | ワンチップマイクロコンピュータ及びそのプログラムの開発，評価方法 | |
| JPH0342732A (ja) | 半導体集積回路 | |
| US5654972A (en) | Processor having test circuit | |
| JP3380827B2 (ja) | エミュレータ装置 | |
| US6115780A (en) | Interrupt steering circuit for PCI bus | |
| US6240377B1 (en) | Integrated circuit with embedded reprogrammable EEPROM and emulation method to facilitate debugging | |
| JPH11232135A (ja) | 半導体装置 | |
| JP2761326B2 (ja) | マルチプロセッサ型ワンチップマイクロコンピュータ | |
| KR0135593B1 (ko) | 마이크로 콤퓨터 | |
| JP2679591B2 (ja) | エミュレーションチップ及びインサーキットエミュレー タ | |
| US7058842B2 (en) | Microcontroller with multiple function blocks and clock signal control | |
| JP2000040028A (ja) | Ｃｐｕ制御によるｄｓｐプログラム領域の拡張方式 | |
| KR20040047543A (ko) | 마이크로컴퓨터 | |
| KR100681427B1 (ko) | 다중 프로세서 시스템을 위한 리셋 회로 | |
| JP2984628B2 (ja) | マイクロコンピュータ | |
| JPH0716188Y2 (ja) | テストモード指定回路 | |
| JP3006487B2 (ja) | エミュレーション装置 | |
| JPH0269844A (ja) | メモリのページ切換方式 | |
| JPH0442329A (ja) | データ処理装置 | |
| JPH0635750A (ja) | 半導体集積回路装置 | |
| JPH11120024A (ja) | ソフトウェア開発用チップ | |
| JPH09274611A (ja) | マイクロコンピュータ | |
| JP2000068461A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071124 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081124 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |