JPH0430060B2 - - Google Patents
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- JPH0430060B2 JPH0430060B2 JP57183089A JP18308982A JPH0430060B2 JP H0430060 B2 JPH0430060 B2 JP H0430060B2 JP 57183089 A JP57183089 A JP 57183089A JP 18308982 A JP18308982 A JP 18308982A JP H0430060 B2 JPH0430060 B2 JP H0430060B2
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- program memory
- data
- program
- central processing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
この発明は、主装置制御用プログラムを書き込
んだ主プログラムメモリを常設し、主装置に選択
的に接続可能なオプシヨン装置の制御用プログラ
ムを書き込んだオプシヨン用プログラムメモリを
必要に応じて増設するようにした制御装置におけ
るオプシヨン用プログラムメモリの有無判定方法
に関する。
んだ主プログラムメモリを常設し、主装置に選択
的に接続可能なオプシヨン装置の制御用プログラ
ムを書き込んだオプシヨン用プログラムメモリを
必要に応じて増設するようにした制御装置におけ
るオプシヨン用プログラムメモリの有無判定方法
に関する。
例えば、複写機の中には、自動原稿送り装置
（ADF）、半自動原稿送り装置（SADF）、及びソ
ータなどのオプシヨン装置（周辺装置）を選択的
に随時接続できるようになつているものがある。
（ADF）、半自動原稿送り装置（SADF）、及びソ
ータなどのオプシヨン装置（周辺装置）を選択的
に随時接続できるようになつているものがある。
ところで、このような複写機では、第１図に示
すように、複写機１に例えば自動原稿送り装置
（以下「ADF」と称す）２をコネクタ３，４及び
接続ケーブル５を介して接続すると、複写機１の
制御装置６内の入出力インターフエース６ａにお
ける抵抗R1でプルアツプした入力ポートI0が、
ADF２側のアース回路２ａによつてローレベル
“０”に落ちるようになつているため、制御装置
６内の中央演算処理装置（CPU）は、入力ポー
トI0のレベルチエツクすることによつて複写機１
にADF２が接続されているか否かを判定できる。
すように、複写機１に例えば自動原稿送り装置
（以下「ADF」と称す）２をコネクタ３，４及び
接続ケーブル５を介して接続すると、複写機１の
制御装置６内の入出力インターフエース６ａにお
ける抵抗R1でプルアツプした入力ポートI0が、
ADF２側のアース回路２ａによつてローレベル
“０”に落ちるようになつているため、制御装置
６内の中央演算処理装置（CPU）は、入力ポー
トI0のレベルチエツクすることによつて複写機１
にADF２が接続されているか否かを判定できる。
そして、制御装置６はADF２が接続されてい
ることを確認すると、複写機１に係わる制御と共
に、ADF２の制御も行うようになる。
ることを確認すると、複写機１に係わる制御と共
に、ADF２の制御も行うようになる。
しかしながら、複写機１の制御装置６において
は、複写機制御用プログラムを書き込んだ主プロ
グラムメモリ（ROM）は常設してあるが、ADF
２の制御用プログラムを書き込んだADF用プロ
グラムメモリ（ROM）は、必要に応じて後から
増設するようになつているため、制御装置６自体
がADF用プログラムメモリの有無を判定できな
いと次のような問題が発生する。
は、複写機制御用プログラムを書き込んだ主プロ
グラムメモリ（ROM）は常設してあるが、ADF
２の制御用プログラムを書き込んだADF用プロ
グラムメモリ（ROM）は、必要に応じて後から
増設するようになつているため、制御装置６自体
がADF用プログラムメモリの有無を判定できな
いと次のような問題が発生する。
すなわち、制御装置６内のCPUが前述のよう
にしてADF２が接続されていることのみを確認
した後プログラム処理に入ると、ADF用プログ
ラムメモリの有無に拘らず、そのプログラムを実
行しようとするため、万一ADF用プログラムメ
モリを増設し忘れると、制御装置６はADF用プ
ログラムを実行しようとする時点で暴走してしま
う。
にしてADF２が接続されていることのみを確認
した後プログラム処理に入ると、ADF用プログ
ラムメモリの有無に拘らず、そのプログラムを実
行しようとするため、万一ADF用プログラムメ
モリを増設し忘れると、制御装置６はADF用プ
ログラムを実行しようとする時点で暴走してしま
う。
この発明は上記の点に鑑みてなされたものであ
り、複写機のような主装置にADFやソータのよ
うな複数のオプシヨン装置を選択的に接続可能で
あり、その制御装置が中央演算処理装置（CPU）
とそのCPUによる主装置制御用プログラムを書
き込んだ主プログラムメモリとを常設しており、
上記複数の各オプシヨン装置の制御用プログラム
を書き込んだオプシヨン用プログラムメモリは
各々必要に応じて増設するようになつているもの
において、上記主装置にいずれかのオプシヨン装
置が接続されている時、そのオプシヨン装置のオ
プシヨン用プログラムメモリが増設されているか
否かを上記CPUが確実に判定できるようにして、
制御装置の暴走を防止することを目的とする。
り、複写機のような主装置にADFやソータのよ
うな複数のオプシヨン装置を選択的に接続可能で
あり、その制御装置が中央演算処理装置（CPU）
とそのCPUによる主装置制御用プログラムを書
き込んだ主プログラムメモリとを常設しており、
上記複数の各オプシヨン装置の制御用プログラム
を書き込んだオプシヨン用プログラムメモリは
各々必要に応じて増設するようになつているもの
において、上記主装置にいずれかのオプシヨン装
置が接続されている時、そのオプシヨン装置のオ
プシヨン用プログラムメモリが増設されているか
否かを上記CPUが確実に判定できるようにして、
制御装置の暴走を防止することを目的とする。
この発明は上記の目的を達成するため、上述の
ような制御装置において、次のようにしたオプシ
ヨン用プログラムメモリの有無判定方法を提供す
る。
ような制御装置において、次のようにしたオプシ
ヨン用プログラムメモリの有無判定方法を提供す
る。
複数の各オプシヨン装置のオプシヨン用プログ
ラムメモリの所定アドレスにオプシヨン毎に異な
る予め定めたデータを書き込んでおく。
ラムメモリの所定アドレスにオプシヨン毎に異な
る予め定めたデータを書き込んでおく。
また、制御装置内のCPUのデータバスライン
をプルアツプ又はプルダウンして、該データバス
ラインがオープン状態の時にCPUに入力される
データ内容を特定する。
をプルアツプ又はプルダウンして、該データバス
ラインがオープン状態の時にCPUに入力される
データ内容を特定する。
そして、主装置に複数のオプシヨン装置のいず
れかが接続されている時に、前記CPUが、その
接続されているオプシヨン装置のオプシヨン用プ
ログラムメモリに割り付けたアドレス群のうちの
所定アドレスを指定し、該所定アドレスの指定に
よつて前記データバスラインを介して該CPUに
入力されるデータの内容と該オプシヨン用プログ
ラムメモリの上記所定アドレスに書き込まれてい
るべきデータの内容とが一致しているか否かをチ
エツクすることによつて、主装置に接続されてい
るオプシヨン装置のオプシヨン用プログラムメモ
リが増設されているか否かを判定する。
れかが接続されている時に、前記CPUが、その
接続されているオプシヨン装置のオプシヨン用プ
ログラムメモリに割り付けたアドレス群のうちの
所定アドレスを指定し、該所定アドレスの指定に
よつて前記データバスラインを介して該CPUに
入力されるデータの内容と該オプシヨン用プログ
ラムメモリの上記所定アドレスに書き込まれてい
るべきデータの内容とが一致しているか否かをチ
エツクすることによつて、主装置に接続されてい
るオプシヨン装置のオプシヨン用プログラムメモ
リが増設されているか否かを判定する。
以下、この発明の実施例を図面の第２図以降を
参照しながら説明する。
参照しながら説明する。
第２図は、この発明の一実施例を示すブロツク
図であり、第１図と対応する部分には同一符号を
付している。
図であり、第１図と対応する部分には同一符号を
付している。
同図中、複写機１の制御装置６は、中央演算処
理装置（CPU）７と、このCPU７にアドレス・
データバスライン８及び図示しないコントロール
バスラインを介して接続されたデータメモリ
（RMA）９、第１〜第３のプログラムメモリ
（ROM）１０〜１２、及び入出力インターフエ
ース（Ｉ／Ｏ）１３等によつて構成されている。
理装置（CPU）７と、このCPU７にアドレス・
データバスライン８及び図示しないコントロール
バスラインを介して接続されたデータメモリ
（RMA）９、第１〜第３のプログラムメモリ
（ROM）１０〜１２、及び入出力インターフエ
ース（Ｉ／Ｏ）１３等によつて構成されている。
そして、第１のROM１０が、複写機制御用プ
ログラムを書き込んだ主プログラムメモリであつ
て、制御装置６に常設されており、第２のROM
１１がADF２の制御用プログラムを、第３の
ROM１２がソータ１４の制御用プログラムを
夫々書き込んだオプシヨン用プログラムメモリで
あつて、各々制御装置６に必要に応じて増設され
る。
ログラムを書き込んだ主プログラムメモリであつ
て、制御装置６に常設されており、第２のROM
１１がADF２の制御用プログラムを、第３の
ROM１２がソータ１４の制御用プログラムを
夫々書き込んだオプシヨン用プログラムメモリで
あつて、各々制御装置６に必要に応じて増設され
る。
また、Ｉ／Ｏ１３の入力ポートI0，I1は、夫々
抵抗R1，R2でプルアツプされており、入力ポー
トI0は複写機１にコネクタ３，４及び接続ケーブ
ル５を介してADF２が接続された時にのみ、
ADF２のアース回路２ａによつてローレベル
“０”に落ち、又入力ポートI1は複写機１にコネ
クタ１５，１６及び接続ケーブル１７を介してソ
ータ１４が接続された時にのみ、ソータ１４のア
ース回路１４ａによつてローレベル“０”に落ち
る。
抵抗R1，R2でプルアツプされており、入力ポー
トI0は複写機１にコネクタ３，４及び接続ケーブ
ル５を介してADF２が接続された時にのみ、
ADF２のアース回路２ａによつてローレベル
“０”に落ち、又入力ポートI1は複写機１にコネ
クタ１５，１６及び接続ケーブル１７を介してソ
ータ１４が接続された時にのみ、ソータ１４のア
ース回路１４ａによつてローレベル“０”に落ち
る。
なお、Ｉ／Ｏ１３の図示しない他の入力ポート
には、複写機１における各種センサや操作入力手
段からの信号が入力され、出力ポートには複写機
１における各種の駆動部用のドライバ回路が接続
されている。
には、複写機１における各種センサや操作入力手
段からの信号が入力され、出力ポートには複写機
１における各種の駆動部用のドライバ回路が接続
されている。
そして、第３図に示すように、制御装置６内の
CPU７のアドレス・データバスライン８におけ
るデータバスライン８ａは、抵抗R3〜R10によつ
てプルアツプして、データバスライン８ａが後述
する理由によつてオープン状態になつた時の制御
装置６のCPU７に入力されるデータ内容をFFHに
特定している。
CPU７のアドレス・データバスライン８におけ
るデータバスライン８ａは、抵抗R3〜R10によつ
てプルアツプして、データバスライン８ａが後述
する理由によつてオープン状態になつた時の制御
装置６のCPU７に入力されるデータ内容をFFHに
特定している。
第４図は、第１〜第３のROM１０〜１２に割
り付けたアドレス群を示すメモリマツプ図であ
る。
り付けたアドレス群を示すメモリマツプ図であ
る。
図示のように、第１のROM１０には000H〜
3FFHのアドレスが、第２のROM１１に400H〜
7FFHのアドレスが、第３のROM１２には800H
〜BFFHのアドレスが夫々割り付けてあり、第２
のROM１１の先頭アドレス400Hには、例えば
“00000000”なるデータが書き込まれており、又
第３のROM１２の先頭アドレス800Hには、例え
ば“01111000”なるデータが書き込まれている。
3FFHのアドレスが、第２のROM１１に400H〜
7FFHのアドレスが、第３のROM１２には800H
〜BFFHのアドレスが夫々割り付けてあり、第２
のROM１１の先頭アドレス400Hには、例えば
“00000000”なるデータが書き込まれており、又
第３のROM１２の先頭アドレス800Hには、例え
ば“01111000”なるデータが書き込まれている。
このように、各オプシヨン用プログラムメモリ
の所定アドレス（上述の例では先頭アドレス）に
は、オプシヨン毎に異なる予め定めたデータが書
き込まれている。
の所定アドレス（上述の例では先頭アドレス）に
は、オプシヨン毎に異なる予め定めたデータが書
き込まれている。
なお、CPU７がインテル8080系のものなら、
“00000000”（00H）はNOP命令で、“01111000”
（78H）NOV Ａ，Ｂ命令である。
“00000000”（00H）はNOP命令で、“01111000”
（78H）NOV Ａ，Ｂ命令である。
次に、第５図のフロー図をも参照しながら、制
御装置６におけるCPU７の処理内容に就て説明
する。
御装置６におけるCPU７の処理内容に就て説明
する。
なお、第５図のフロー図に示すプログラムは、
第２図の第１のROM１０に書き込んだ複写機制
御用プログラムの中にネステイングされているも
のとする。
第２図の第１のROM１０に書き込んだ複写機制
御用プログラムの中にネステイングされているも
のとする。
先ずSTEP１では、第２図のＩ／Ｏ１３におけ
る入力ポートI0のレベル“１”であるか否かをチ
エツクし、“１”であればSTEP２に、“０”であ
ればSTEP３に夫々進む。
る入力ポートI0のレベル“１”であるか否かをチ
エツクし、“１”であればSTEP２に、“０”であ
ればSTEP３に夫々進む。
すなわち、第２図に示すように複写機１に
ADF２が接続されていれば、入力ポートI0は
ADF２のアース回路２ａによつてローレベル
“０”に落ちているので、この場合には第２の
ROM１１のADF２用のプログラムを実行する
STEP５に進むためのSTEP３に先ず進み、逆に
複写機１にADF２が接続されていなければ、入
力ポートI0は抵抗R1によつてプルアツプされたま
まのハイレベル“１”の状態にあるので、この場
合にはSTEP３〜５に進まず、直接STEP２に進
む。
ADF２が接続されていれば、入力ポートI0は
ADF２のアース回路２ａによつてローレベル
“０”に落ちているので、この場合には第２の
ROM１１のADF２用のプログラムを実行する
STEP５に進むためのSTEP３に先ず進み、逆に
複写機１にADF２が接続されていなければ、入
力ポートI0は抵抗R1によつてプルアツプされたま
まのハイレベル“１”の状態にあるので、この場
合にはSTEP３〜５に進まず、直接STEP２に進
む。
STEP２では、第２図にＩ／Ｏ１３における入
力ポートI1のレベルが“１”であるが否かをチエ
ツクし、“１”であれば複写機制御用プログラム
中の次ステツプに進み、“０”であればSTEP６
に進む。
力ポートI1のレベルが“１”であるが否かをチエ
ツクし、“１”であれば複写機制御用プログラム
中の次ステツプに進み、“０”であればSTEP６
に進む。
すなわち、第２図に示すように複写機１にソー
タ１４が接続されていれば、入力ポートI1はソー
タ１４のアース回路１４ａによつてローレベル
“０”に落ちているので、この場合には第３の
ROM１２のソータ１４用のプログラムを実行す
るためのSTEP６に先ず進み、逆に複写機１にソ
ータ１４が接続されていなければ、入力ポートI1
は抵抗R2によつてプルアツプされたままのハイ
レベル“１”の状態にあるので、この場合には
STEP６〜８に進まず、第１のROM１０の複写
機制御用プログラム中の次ステツプに進む。
タ１４が接続されていれば、入力ポートI1はソー
タ１４のアース回路１４ａによつてローレベル
“０”に落ちているので、この場合には第３の
ROM１２のソータ１４用のプログラムを実行す
るためのSTEP６に先ず進み、逆に複写機１にソ
ータ１４が接続されていなければ、入力ポートI1
は抵抗R2によつてプルアツプされたままのハイ
レベル“１”の状態にあるので、この場合には
STEP６〜８に進まず、第１のROM１０の複写
機制御用プログラム中の次ステツプに進む。
STEP３では、STEP１で複写機１にADF２が
接続されているとチエツクされているので、第２
図の第２のROM１１のみをチツプセレクトする
と共に、アドレスを400Hと指定して第２のROM
１１のアドレス400Hに書き込まれている内容を
読み出す。
接続されているとチエツクされているので、第２
図の第２のROM１１のみをチツプセレクトする
と共に、アドレスを400Hと指定して第２のROM
１１のアドレス400Hに書き込まれている内容を
読み出す。
このようにすると、第２図に示すように第２の
ROM１１が増設されていれば、第２のROM１
１の先頭アドレス400Hに書き込まれている00H
がCPU７に入力され、又第２のROM１１が増設
されていなければ、第２のROM１１以外はチツ
プセレクト又はチツプイネーブルされていないた
め、データバスライン８ａはオープン状態となる
が、データバスライン８ａが第３図に示すように
抵抗R3〜R10によつてプルアツプされているた
め、FFHなるデータがCPU７に入力される。
ROM１１が増設されていれば、第２のROM１
１の先頭アドレス400Hに書き込まれている00H
がCPU７に入力され、又第２のROM１１が増設
されていなければ、第２のROM１１以外はチツ
プセレクト又はチツプイネーブルされていないた
め、データバスライン８ａはオープン状態となる
が、データバスライン８ａが第３図に示すように
抵抗R3〜R10によつてプルアツプされているた
め、FFHなるデータがCPU７に入力される。
次に、STEP４では、STEP３でCPU７に入力
された内容が00Hであるか否かをチエツクし、
00HであればSTEP５に進み、00Hでなければ
STEP２に進む。
された内容が00Hであるか否かをチエツクし、
00HであればSTEP５に進み、00Hでなければ
STEP２に進む。
すなわち、このSTEP４では、STEP３でCPU
７に入力された内容が第２のROM１１のアドレ
ス400Hの内容と一致しているか否かをチエツク
することによつて、第２のROM１１の有無を判
定しており、一致していれば第２のROM１１が
増設されているので、STEP５に進んで第２の
ROM１１に書き込まれているADF２用のプログ
ラムを先頭アドレス400Hから逐次実行した後
STEP2に進み、一致していなければADF２が接
続されているにも拘らず第２のROM１１が増設
されていないので、直接STEP２に進む。
７に入力された内容が第２のROM１１のアドレ
ス400Hの内容と一致しているか否かをチエツク
することによつて、第２のROM１１の有無を判
定しており、一致していれば第２のROM１１が
増設されているので、STEP５に進んで第２の
ROM１１に書き込まれているADF２用のプログ
ラムを先頭アドレス400Hから逐次実行した後
STEP2に進み、一致していなければADF２が接
続されているにも拘らず第２のROM１１が増設
されていないので、直接STEP２に進む。
同様にして、STEP６〜８ではアドレス800H
を指定することによつてCPU７に入力された内
容と第３のROM１２のアドレス800Hの内容78H
とを比較することによつて、第３のROM１２の
有無を判定し、第３のROM１２が増設されてい
れば第３のROM１２に書き込まれているソータ
１４用のプログラムを実行した後次ステツプに進
み、増設されていなければ直接次ステツプに進
む。
を指定することによつてCPU７に入力された内
容と第３のROM１２のアドレス800Hの内容78H
とを比較することによつて、第３のROM１２の
有無を判定し、第３のROM１２が増設されてい
れば第３のROM１２に書き込まれているソータ
１４用のプログラムを実行した後次ステツプに進
み、増設されていなければ直接次ステツプに進
む。
そして、このようにすることによつて、ADF
２又はソータ１４が複写機１に接続されているに
も拘らず、第２のROM１１又は第３のROM１
２が増設されていない場合でも、CPU７がプロ
グラム上暴走することなく、正常に作動する。
２又はソータ１４が複写機１に接続されているに
も拘らず、第２のROM１１又は第３のROM１
２が増設されていない場合でも、CPU７がプロ
グラム上暴走することなく、正常に作動する。
なお、第５図のSTEP１，２では入力ポート
I0，I1の判定基準を“１”としたが“０”として
も良い。
I0，I1の判定基準を“１”としたが“０”として
も良い。
ただし、そのようにした場合、判定結果に基づ
く行先を第５図の場合と逆にする必要がある。
く行先を第５図の場合と逆にする必要がある。
また、第５図において、第２のROM１１又は
第３のROM１２が増設されていないと判定され
た時に、その判定結果を表示するようにしても良
い。
第３のROM１２が増設されていないと判定され
た時に、その判定結果を表示するようにしても良
い。
さらに、上記実施例では第２、第３のROM１
１，１２の有無を判定するために使用するデータ
として、夫々第２、第３のROM１１，１２の先
頭アドレスのデータを用いた例について述べた
が、何処のアドレスのデータを用いても良いこと
は勿論である。
１，１２の有無を判定するために使用するデータ
として、夫々第２、第３のROM１１，１２の先
頭アドレスのデータを用いた例について述べた
が、何処のアドレスのデータを用いても良いこと
は勿論である。
ただし、第２、第３のROM１１，１２内のデ
ータにおいてFFH（インテル8080系の場合、８通
りのリスタート命令の１つであるRST7）なるオ
ペレーシヨンコードを書き込んだアドレスがあれ
ば、そのアドレスのデータは使用できない。
ータにおいてFFH（インテル8080系の場合、８通
りのリスタート命令の１つであるRST7）なるオ
ペレーシヨンコードを書き込んだアドレスがあれ
ば、そのアドレスのデータは使用できない。
さらにまた、上記実施例ではデータバスライン
をプルアツプした例について述べたが、プルダウ
ンしてデータバスラインがオープン状態の時に
CPU７に入力されるデータ内容を00Hに特定す
るようにしても良い。
をプルアツプした例について述べたが、プルダウ
ンしてデータバスラインがオープン状態の時に
CPU７に入力されるデータ内容を00Hに特定す
るようにしても良い。
なお、上記実施例では複写機１に接続可能なオ
プシヨン装置として、ADF２及びソータ１４を
例に採つて説明したが、この他に半自動原稿送り
装置（SADF）、コレータ、及びコインラツク等
についても同様に実施できる。
プシヨン装置として、ADF２及びソータ１４を
例に採つて説明したが、この他に半自動原稿送り
装置（SADF）、コレータ、及びコインラツク等
についても同様に実施できる。
また、この発明は複写機の制御装置に限らず、
主装置に複数のオプシヨン装置を選択的に接続可
能で、且つ複数のオプシヨン用プログラムメモリ
を必要に応じて増設するようにした制御装置な
ら、どのようなものでも同様に適用できる。
主装置に複数のオプシヨン装置を選択的に接続可
能で、且つ複数のオプシヨン用プログラムメモリ
を必要に応じて増設するようにした制御装置な
ら、どのようなものでも同様に適用できる。
以上説明したように、この発明によれば主装置
にオプシヨン装置が接続されている時に、主装置
の制御装置内のCPUが、その接続されているオ
プシヨン装置のオプシヨン用プログラムメモリの
有無すなわち増設されているか否かを判定できる
ので、従来のように制御装置がプログラム上暴走
することがなくなる。
にオプシヨン装置が接続されている時に、主装置
の制御装置内のCPUが、その接続されているオ
プシヨン装置のオプシヨン用プログラムメモリの
有無すなわち増設されているか否かを判定できる
ので、従来のように制御装置がプログラム上暴走
することがなくなる。
また、各オプシヨン用プログラムメモリの所定
アドレスのチエツク用データをオプシヨン毎に異
なるデータにしたので、同時に複数のオプシヨン
用プログラムメモリを増設した時の入れちがいも
チエツクすることができる。
アドレスのチエツク用データをオプシヨン毎に異
なるデータにしたので、同時に複数のオプシヨン
用プログラムメモリを増設した時の入れちがいも
チエツクすることができる。
第１図は、この発明を適用する制御装置の説明
に供するブロツク図、第２図は、この発明の一実
施例を示すブロツク図、第３図は、第２図の制御
装置のデータバスラインをプルアツプした様子を
示す回路図、第４図は、第２図の第１〜第３の
ROMのメモリマツプ図、第５図は、第２図の
CPUが実行するプログラムの一部を示すフロー
図である。 １……複写機（主装置）、２……自動原稿送り
装置（ADF）〔オプシヨン装置〕、３，４，１５，
１６……コネクタ、５，１７……接続ケーブル、
６……制御装置、７……中央演算処理装置
（CPU）、８……アドレス・データバスライン、
８ａ……データバスライン、１０……第１のプロ
グラムメモリ（主プログラムメモリ）、１１……
第２のプログラムメモリ（オプシヨン用プログラ
ムメモリ）、１２……第３のプログラムメモリ
（オプシヨン用プログラムメモリ）。
に供するブロツク図、第２図は、この発明の一実
施例を示すブロツク図、第３図は、第２図の制御
装置のデータバスラインをプルアツプした様子を
示す回路図、第４図は、第２図の第１〜第３の
ROMのメモリマツプ図、第５図は、第２図の
CPUが実行するプログラムの一部を示すフロー
図である。 １……複写機（主装置）、２……自動原稿送り
装置（ADF）〔オプシヨン装置〕、３，４，１５，
１６……コネクタ、５，１７……接続ケーブル、
６……制御装置、７……中央演算処理装置
（CPU）、８……アドレス・データバスライン、
８ａ……データバスライン、１０……第１のプロ
グラムメモリ（主プログラムメモリ）、１１……
第２のプログラムメモリ（オプシヨン用プログラ
ムメモリ）、１２……第３のプログラムメモリ
（オプシヨン用プログラムメモリ）。
Claims (1)
- 【特許請求の範囲】 １ 中央演算処理装置と、該中央演算処理装置に
よる主装置制御用プログラムを書き込んだ主プロ
グラムメモリとを常設し、主装置に選択的に接続
可能な複数のオプシヨン装置のそれぞれ独立した
制御用プログラムを書き込んだオプシヨン用プロ
グラムメモリを各々必要に応じて増設するように
した制御装置において、 前記複数の各オプシヨン装置のオプシヨン用プ
ログラムメモリの所定アドレスにオプシヨン毎に
異なる予め定めたデータを書き込んでおき、 前記中央演算処理装置のデータバスラインをプ
ルアツプ又はプルダウンして、該データバスライ
ンがオープン状態の時に前記中央演算処理装置に
入力されるデータ内容を特定すると共に、 前記主装置に前記複数のオプシヨン装置のいず
れかが接続されている時に、前記中央演算処理装
置が、その接続されているオプシヨン装置のオプ
シヨン用プログラムメモリに割り付けたアドレス
群のうちの前記所定アドレスを指定し、該所定ア
ドレスの指定によつて前記データバスラインを介
して該中央演算処理装置に入力されるデータの内
容と該オプシヨン用プログラムメモリの前記所定
アドレスに書き込まれているべきデータの内容と
が一致しているか否かをチエツクすることによつ
て、前記主装置に接続されているオプシヨン装置
のオプシヨン用プログラムメモリが増設されてい
るか否かを判定することを特徴とするオプシヨン
用プログラムメモリの有無判定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57183089A JPS5972550A (ja) | 1982-10-19 | 1982-10-19 | オプシヨン用プログラムメモリの有無判定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57183089A JPS5972550A (ja) | 1982-10-19 | 1982-10-19 | オプシヨン用プログラムメモリの有無判定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972550A JPS5972550A (ja) | 1984-04-24 |
| JPH0430060B2 true JPH0430060B2 (ja) | 1992-05-20 |
Family
ID=16129561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57183089A Granted JPS5972550A (ja) | 1982-10-19 | 1982-10-19 | オプシヨン用プログラムメモリの有無判定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972550A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816866B2 (ja) * | 1985-12-28 | 1996-02-21 | キヤノン株式会社 | 出力装置 |
| JPH0785214B2 (ja) * | 1986-03-14 | 1995-09-13 | キヤノン株式会社 | 印刷装置 |
| JPS63101931A (ja) * | 1986-10-17 | 1988-05-06 | Minolta Camera Co Ltd | プログラム制御方式 |
| JPS63212953A (ja) * | 1987-02-28 | 1988-09-05 | Ricoh Co Ltd | 画像形成システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676822A (en) * | 1979-11-27 | 1981-06-24 | Ricoh Co Ltd | Control system for input/output device |
-
1982
- 1982-10-19 JP JP57183089A patent/JPS5972550A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972550A (ja) | 1984-04-24 |
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