JPH02125471A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体素子の製造方法に係り、具体的には、
［ｉＦＲＯＭのセルゲートトランジスタのように、ポリ
シリコンからなる第１．第２ゲート電極を積層して有す
るＭＯＳ　　）ランジスタの製造方法に関する。

（従来の技術） 従来のＥＦＲＯＭのセルゲートトランジスタの製造方法
を第２図ｔａ＋〜ｆｇ）を参照して説明する。

まず第２図＋８）に示すように、シリコン基板１の表面
を通常のＬＯＣＯ５法で選択的に酸化してフィールド酸
化膜２を形成することにより、該基板１上をアクティブ
領域とフィールド領域に分ける。

次に、同図のように、アクティブ領域の基板１表面に第
１ゲート酸化膜３を形成する。

次に、その上に第２図（ｂｌに示すように第１ポリシリ
コン層４を生成させ、この第１ポリシリコン層４に、抵
抗を下げるためにリンを拡散させる。

次に、第１ポリシリコン層４の表面に第２図（Ｃ１に示
すように第２ゲート酸化膜５を形成した後、その上に第
２図（ｄｉに示すように第２ポリシリコン層６を生成さ
せ、この第２ポリシリコン層６に抵抗を下げるためにリ
ンを拡散させる。

しかる後、第２ポリシリコン層６上に第２図ｆｅ）に示
すようにゲートマスクパターン７を形成した後、同図の
ようにこのマスクパターン７をマスクとしてＲＩＢ法で
第２ポリシリコン層６．第２ゲート酸化膜５．第１ポリ
シリコン層４および第１ゲート酸化膜３を連続的にエツ
チングすることにより、残存第２ポリシリコン層６から
なる第２ゲート電極６ａ、残存第１ポリシリコン層４か
らなる第１ゲート電極４ａを形成し、かつこのゲート電
極部分にのみ第２ゲート酸化膜５および第１ゲート酸化
膜３を残す、その後、ゲートマスクパターン７は除去さ
れる。

しかる後、上記ゲート電極構造体の表面および前記エツ
チングにより露出した基板アクティブ領域表面部に第２
図（ｆｌに示すように保護用の酸化膜８を形成した後、
上記ゲート電極構造体をマスクとして拡散層形成用の不
純物を基板１にイオン打込みし、熱処理することにより
、該基板１内に同第２図（ｆ）に示すようにソース・ド
レイン拡散層９を形成する。

その後は、ＢＰＳＧ膜やＰＳＧ膜などのようなＣｖＤ酸
化膜を第２図（ｇｌに示すように全面に中間絶縁膜１０
として形成し、平滑化のためのガラスフローを行い、続
いて、中間絶縁膜１０に図示しないがコンタクトホール
を開けた後、同図に示すように配線形成用の＾１−３ｔ
膜１１をスパッタリングにより全面に被着し、パターニ
ングすることにより＾１−５ｔ配線を形成する。

（発明が解決しようとする課題） しかるに、上記のような従来の方法では、第２図ｔｅｌ
において、ゲートマスクパターン７をマスクとしてポリ
シリコン層６．４およびゲート酸化膜５．３をエツチン
グした時、サイドエツチングにより、下層になればなる
ほど細く工、ツチングされてしまう、したがって、この
ゲート電極構造体をマスクとしてイオン打込みしてソー
ス・ドレイン拡散層９を形成すると、このソース・ドレ
イン拡散層９とゲート電極構造体の下部との間に第１図
（ｆｌにＳで示す大きな間隔が生じ、オフセット現象（
ゲート電極に所定の電圧をかけてもスイッチング動作し
ないという現象）が起きるという問題があった。また、
このようにゲート電極構造体の下部が大きく細った形状
では、後工程で形成される中間絶縁膜１０やＡｌ−３＋
膜１１のカバレンジを悪くし、絶縁不良や配線断切れを
生じさせる問題もある。

この発明は上記の点に鑑みなされたもので、ゲート電極
構造体の下部での細りを小さくすることができ、オフセ
ント現象や絶縁不良、配線断切れを防止でき、信鯨性の
高い２層ゲート電極構造のＭＯＳ　　）ランジスタを得
ることのできる半導体素子の製造方法を提供することを
目的とする。

（課題を解決するための手段） この発明では、半導体基板上に第１ゲート酸化膜、第１
ポリシリコン層、第２ゲート酸化膜および第２ポリシリ
コン層を順次形成した後、第２ポリシリコン層上に形成
した絶縁膜パターンをマスクとして第２ポリシリコン層
をエツチングすることにより、残存第２ポリシリコン層
からなる第２ゲート電極を形成し、その後、第２ゲート
電極部の側壁に絶縁膜のサイドウオールを形成した上で
、このサイドウオールを含む第２ゲー゛ト電掻部をマス
クとして第２ゲート酸化膜、第１ポリシリコン層および
第１ゲート酸化膜をエツチングする。

（作　用） 上記の方法においては、絶縁膜パターンをマスりとじて
第２ポリシリコン層をエツチングし第２ゲート電極を形
成した後、この第２ゲート電極部の側壁にサイドウオー
ルを設け、このサイドウオールを含む第２ゲート電極部
をマスクとして第１ゲート電極形成用第１ポリシリコン
層をエツチングするので、ゲート電極構造体下部での細
りは、例えば第１図１ｆｌに示すように、第１ポリシリ
コン層のサイドエツチング量だけとなり、従来に比較し
て大幅に少なくなる。

（実施例） 以下この発明の一実施例を第１図（ａｌ〜（ｈｌを参照
して説明する。

まず第１図（ａｌに示すように、シリコン基板２１の表
面に通常のＬＯＣＯ３法で選択的にフィールド酸化Ｗｇ
４２２を形成した後、該フィールド酸化膜２２で囲まれ
たアクティブ領域の基板２１表面に第１ゲート酸化ＷＪ
２３を形成する。続いて、同図のように、それらの表面
上に第１ポリシリコン層２４を生成させ、抵抗を下げる
ためのリン拡散を行った後、該第１ポリシリコン層２４
の表面に第２ゲート酸化膜２５を形成し、さらにその第
２ゲート酸化膜２５上に第２ポリシリコン層２６を生成
させて核層２６に対する抵抗低下のためのリン拡散を行
い、さらにその第２ポリシリコン層２６の表面に熱酸化
８２７を形成する。

次に、通常のホトリソ法により熱酸化膜２７のパクーニ
ングを行い、該熱酸化膜２７を第１図（ｂ）に示すよう
にゲート電極形成領域にのみ熱酸化膜パターン２７ａと
して残す。

その後、熱酸化膜パターン２７ａをマスクとして第２ポ
リシリコン層２６のエツチングを行うことにより、第１
図（Ｃ）に示すように、熱Ｍ５化膜パターン２７ａの下
に、残存第２ポリシリコン層２６からなる第２ゲート電
極２６ａを形成する。

次に、熱酸化膜パターン２７ａが残存する第２ゲート電
極２６ａ部分および露出した第２ゲート酸化膜２５上を
覆うように、第１図１ｄｌに示すように絶縁膜２８をＣ
ＶＤ法で成長させる。この絶縁膜２８は具体的にはＰＳ
Ｇ　１１！またはＳｉＮ膜である。

その後、絶縁膜２８をＲＩＢ法で異方性エツチングする
ことにより、第１図（ｅｌに示すように第２ゲート電Ｐ
ｉ　２６　ａ部分の側壁に絶縁膜２８のサイドウオール
２８ａを形成し、他からはすべて絶１！ＷＩ４２８を除
去する。

その後、サイドウオール２８ａ、熱酸化膜パターン２７
ａおよび第２ゲート電極２６ａを・マスクとして第１図
（ｆｌに示すように第２ゲート酸化膜２５、第１ポリシ
リコン層２４および第１ゲート酸化膜２３を順次ドライ
エツチングする。これにより、第２ゲート電極２６ａ下
に、残存第１ポリシリコン層２４からなる第１ゲート電
極２４ａが形成され、かつこのゲート電極部分にのみ第
１゜第２ゲート酸化膜２３．２５が残る。また、これに
よりゲート電極構造体が完成するが、このゲート電極構
造体は、前述のようにサイドウオール２８ａを有する第
２ゲート電極２６ａ部分をマスクとして第１ポリシリコ
ン層２４をエツチングしているので、下部での細りは第
１ポリシリコン層２４（第１ゲート電Ｆｉ　２４　ａ　
）のサイドエツチング量のみとなり、従来に比較して大
幅に減少している。なお、第１および第２ゲート酸化膜
２３゜２５をエツチングする際、熱酸化膜パターン２７
ａおよびサイドウオール２８ａの一部もエツチングされ
るが、これらは厚いため最後まで残る。

しかる後、ゲート電極構造体の表面および前記エツチン
グにより露出した基板アクティブ領域表面部に第１図（
ｇｌに示すように保護用の酸化膜２９を形成した後、上
記ゲート電極構造体をマスクとして拡散層形成用の不純
物を基Ｆｉ２１にイオン打込みし、熱処理することによ
り、該基板２１内に同第１図ｉｇ＋に示すようにソース
・ドレイン拡散層３０を形成する。この時、ゲート電極
構造体の下部での細りが少ないことにより、この場合は
ゲート電極構造体の下部とソース・ドレイン拡散層３０
との間に間隔は生じなく、すなわち、オフセット現象が
発生しなくなる。

その後は、ＢＰＳＧ膜やＰＳＧ膜などのようなＣＶＤ酸
化膜を第１図（目に示すように全面に中間絶縁膜３１と
して形成し、平滑化のためのガラスフローを行い、続い
て、中間絶縁膜３１に図示しないコンタクトホールを開
けた後、同図に示すように配線形成用の＾Ｚ−５ｉｌｌ
１３２をスパッタリングにより全面に被着し、バターニ
ングすることにより＾１−３ｉ配線を形成する。この時
、ゲート電極構造体の下部での細りが少ないことにより
、前記中間絶縁膜３１およびＡｌ−５＋膜３２のカバレ
ンジは極めて良好となる。

（発明の効果） 以上詳細に説明したように、この発明の方法によれば、
ゲート電極構造体下部での細りを大幅に少なくすること
ができる。したがって、前記ゲート電極構造体をマスク
としてイオン打込みして形成したソース・ドレイン拡散
層と前記ゲート電極構造体下部との間の間隔を無くして
オフセット現象の発生を防止することができるとともに
、中間絶縁膜や配線金１８１のカバレンジを良好にして
絶縁不良や配線断切れを防止でき、信鯨性の高い２層ゲ
ート電極構造のＭＯＳトランジスタを製造できる。

【図面の簡単な説明】

第１図はこの発明の半導体素子の製造方法の一実施例を
示す工程断面図、第２図は従来のＥＰＩＩＯＭのセルゲ
ートトランジスタの製造方法を示す工程断面図である。 ２１・・・シリコン基板、２３・・・第１ゲート酸化膜
、２４・・・第１ポリシリコン層、２４ａ・・・第１ゲ
ート電極、２５・・・第２ゲート酸化膜、２６・・・第
２ポリシリコン層、２６ａ・・・第２ゲート電極、２７
ａ・・・熱酸化膜パターン、２８・・・絶縁膜、２８ａ
・・・絶縁膜サイドウオール、３０・・・ソース・ドレ
イン拡散層。 従来の製造方法 第２ズ 従来の製造方法 第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板上に第１ゲート酸化膜、第１ポリシリ
   コン層、第２ゲート酸化膜および第２ポリシリコン層を
   順次形成した後、第２ポリシリコン層上にマスクとして
   の絶縁膜パターンを形成する工程と、 （ｂ）その絶縁膜パターンをマスクとして第２ポリシリ
   コン層をエッチングすることにより、前記絶縁膜パター
   ン下に残存第２ポリシリコン層からなる第２ゲート電極
   を形成する工程と、 （ｃ）その後、前記絶縁膜パターンが残存する第２ゲー
   ト電極部および露出した第２ゲート酸化膜上を覆うよう
   に絶縁膜を形成した後、この絶縁膜を異方性エッチング
   することにより、この絶縁膜からなるサイドウォールを
   前記第２ゲート電極部の側壁に形成する工程と、 （ｄ）そのサイドウォールおよび前記絶縁膜パターンを
   含む第２ゲート電極部をマスクとして第２ゲート酸化膜
   、第１ポリシリコン層および第１ゲート酸化膜をエッチ
   ングすることにより、前記第２ゲート電極部の下に、残
   存第１ポリシリコン層からなる第１ゲート電極を形成し
   、かつこのゲート電極部分にのみゲート酸化膜を残す工
   程と、（ｅ）その後、以上により得られたゲート電極構
   造体をマスクとして半導体基板に不純物をイオン打込み
   し、ソース・ドレイン拡散層を形成する工程とを具備し
   てなる半導体素子の製造方法。