JPS6278880A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6278880A JPS6278880A JP22059985A JP22059985A JPS6278880A JP S6278880 A JPS6278880 A JP S6278880A JP 22059985 A JP22059985 A JP 22059985A JP 22059985 A JP22059985 A JP 22059985A JP S6278880 A JPS6278880 A JP S6278880A
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- JP
- Japan
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- layer
- gate
- polysilicon layer
- polysilicon
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に絶縁ゲート形電界効果トラン
ジスタを有する半導体装置に関する。
ジスタを有する半導体装置に関する。
従来この種の半導体装置は、例えば第２図に示すように
して製造されている。すなわち、例えばＰ形のシリコン
（８ｉ）からなる基板１の表面上に８ｉＣ）２からなる
ゲート絶縁膜２を介してポリシリコン等の電極材料から
なるゲート３を形成し、次いでこのゲート３をマスクと
して不純物イオンを注入し、Ｎ 不純物領域４を形成す
る（第２図（ａ））。次に、熱処理を行なって不純物イ
オンを拡散させることによシ、ゲート３に対して自己整
合でソース・ドレイン５が形成される（第２図０））。
して製造されている。すなわち、例えばＰ形のシリコン
（８ｉ）からなる基板１の表面上に８ｉＣ）２からなる
ゲート絶縁膜２を介してポリシリコン等の電極材料から
なるゲート３を形成し、次いでこのゲート３をマスクと
して不純物イオンを注入し、Ｎ 不純物領域４を形成す
る（第２図（ａ））。次に、熱処理を行なって不純物イ
オンを拡散させることによシ、ゲート３に対して自己整
合でソース・ドレイン５が形成される（第２図０））。
しかし、このような従来の自己整合法を用いると、熱処
理の際、ゲートの下までソース・ドレイン領域、すなわ
ち不純物拡散層が広がってしまう（図中Ａで示した部分
）。
理の際、ゲートの下までソース・ドレイン領域、すなわ
ち不純物拡散層が広がってしまう（図中Ａで示した部分
）。
このようにゲート下まで不純物層が拡散してしまうと、
ミラー容量と呼ばれる寄生容量が発生し、トランジスタ
特性上好ましくなく、その応答性を遅くする要因となっ
ていた。
ミラー容量と呼ばれる寄生容量が発生し、トランジスタ
特性上好ましくなく、その応答性を遅くする要因となっ
ていた。
この発明は上記のような問題点を解決するためになされ
たもので、ソース・ドレイン領域の不純物がゲート下に
拡散するのを防ぎ、良好なトランジスタ特性を有する半
導体装置を得ることを目的とする。
たもので、ソース・ドレイン領域の不純物がゲート下に
拡散するのを防ぎ、良好なトランジスタ特性を有する半
導体装置を得ることを目的とする。
この発明は、ゲートを積層構造とし、下部ゲート層の側
面を上部ゲート層の側面に対し内側に後退させたもので
ある。
面を上部ゲート層の側面に対し内側に後退させたもので
ある。
ここで積層構造とは、２層でも、また３層以上でもよい
。また下部ゲート層とはゲート絶縁膜に接する部分を含
む層の意味で、それ自体単層に限るものではない。さら
に上部ゲート層とは下部ゲート層に対し上方に位置する
もので、これも単層に限らない。
。また下部ゲート層とはゲート絶縁膜に接する部分を含
む層の意味で、それ自体単層に限るものではない。さら
に上部ゲート層とは下部ゲート層に対し上方に位置する
もので、これも単層に限らない。
ソース噌ドレインの形成に際しては、上部ゲート層をマ
スクとして不純物が注入されるため、下部ゲート層端よ
シ外側に不純物領域が形成される。
スクとして不純物が注入されるため、下部ゲート層端よ
シ外側に不純物領域が形成される。
以下、この発明の一実施例を図について説明する。第１
図において、Ｐ形のシリコン基板１の表面上に５ｉＯａ
からなるゲート絶縁Ｍ２を約５０ＯＡの厚さに形成する
。その上に約４００ＯＡの厚さのポリシリコン層１１お
よび約２００ＯＡの厚さの５ｉＯａ層１２を順次積層し
、さらＫその上にフォトレジスト層を形成した後、フォ
トリソグラフィによシゲート形成領域にのみレジストパ
タン１３を残す（第１図（ａ））。
図において、Ｐ形のシリコン基板１の表面上に５ｉＯａ
からなるゲート絶縁Ｍ２を約５０ＯＡの厚さに形成する
。その上に約４００ＯＡの厚さのポリシリコン層１１お
よび約２００ＯＡの厚さの５ｉＯａ層１２を順次積層し
、さらＫその上にフォトレジスト層を形成した後、フォ
トリソグラフィによシゲート形成領域にのみレジストパ
タン１３を残す（第１図（ａ））。
次に、レジストパタン１３をマスクとし、ＣＦ４／Ｈ，
ガスを用いた異方性モードのりアクティブ・イオン・エ
ツチング（ＲＩＥ）法により５ｉｎ２層１２をエツチン
グし、さらにＣＦ４１０１ガスを用いた等方性モードの
プラズマエツチングによシボリシリコン層１１をエツチ
ングする。この結果ポリシリコン層１１のサイドエッチ
によシ、上層の８ ｉｏ２層１２に対し下層のポリシリ
コン層１１の側面が内側に後退した構造ができる（第１
図（ｂ））。
ガスを用いた異方性モードのりアクティブ・イオン・エ
ツチング（ＲＩＥ）法により５ｉｎ２層１２をエツチン
グし、さらにＣＦ４１０１ガスを用いた等方性モードの
プラズマエツチングによシボリシリコン層１１をエツチ
ングする。この結果ポリシリコン層１１のサイドエッチ
によシ、上層の８ ｉｏ２層１２に対し下層のポリシリ
コン層１１の側面が内側に後退した構造ができる（第１
図（ｂ））。
レジストパタン１３を除去した後、５ｉＯａ層１２をマ
スクとし、不純物として例えばヒ素（Ａｓ）イオンを注
入して不純物領域１４を形成する（第１図（Ｃ））。
スクとし、不純物として例えばヒ素（Ａｓ）イオンを注
入して不純物領域１４を形成する（第１図（Ｃ））。
その後熱処理によシヒ素を拡散させ、ソース・ドレイン
１５を形成する。このとき、拡散のフロントがポリシリ
コン層１１の端部までは達するがそれ以上ポリシリコン
層１１の下部にあまシ入シ込まないように１ポリシリコ
ン層１１のサイドエッチ量、つま［８ｉＯａ層１２に対
するポリシリコン層１１の側面の後退量との関係で、熱
処理の温度および時間を調整する（第１図（ｄ））。
１５を形成する。このとき、拡散のフロントがポリシリ
コン層１１の端部までは達するがそれ以上ポリシリコン
層１１の下部にあまシ入シ込まないように１ポリシリコ
ン層１１のサイドエッチ量、つま［８ｉＯａ層１２に対
するポリシリコン層１１の側面の後退量との関係で、熱
処理の温度および時間を調整する（第１図（ｄ））。
このようにゲートが上部ゲート層としてのＳ ｉｔｓ層
１２と下部ゲート層としてのポリシリコン層１１との２
層構造を有し、しかも下層のポリシリコン層１１の側面
を上層の８ｉｏｇ層１２の側面に対して後退させた構造
となっているため、上層のＳｉ０ｇ層１２を注入マスク
とすることにより、ソース・ドレイン１５が、ゲート絶
縁膜２に直接接しているポリシリコン層１１の下に入シ
込まないようにすることができる。
１２と下部ゲート層としてのポリシリコン層１１との２
層構造を有し、しかも下層のポリシリコン層１１の側面
を上層の８ｉｏｇ層１２の側面に対して後退させた構造
となっているため、上層のＳｉ０ｇ層１２を注入マスク
とすることにより、ソース・ドレイン１５が、ゲート絶
縁膜２に直接接しているポリシリコン層１１の下に入シ
込まないようにすることができる。
なお、Ｓｉ０ｇ層１２の代シに例えばモリブデン等のり
フラクトリーメタルのシリサ・イドなどを用いてもよい
。
フラクトリーメタルのシリサ・イドなどを用いてもよい
。
以上のように、この発明によれば、ゲートを上部ゲート
層に対し下部ゲート層側面を内側に後退させた積層構造
とじたことくよシ、シきい値電圧ｖｔｈ等を変化させる
ことなくミラー容量を低減し、トランジスタを高速化す
ることが可能となる。
層に対し下部ゲート層側面を内側に後退させた積層構造
とじたことくよシ、シきい値電圧ｖｔｈ等を変化させる
ことなくミラー容量を低減し、トランジスタを高速化す
ることが可能となる。
第１図は本発明の一実施例を示す工程断面図、第２図は
従来例を示す工程断面図である。 １・・・・Ｐ形シリコン基板、２・・・−ゲート絶縁膜
、１１・・・・下部ゲート層としてのポリシリコン層、
１２・・・・上部ゲート層としての５ｉＯＢ層、１５・
・拳・ソース・ドレイン。
従来例を示す工程断面図である。 １・・・・Ｐ形シリコン基板、２・・・−ゲート絶縁膜
、１１・・・・下部ゲート層としてのポリシリコン層、
１２・・・・上部ゲート層としての５ｉＯＢ層、１５・
・拳・ソース・ドレイン。
Claims (1)
- 絶縁ゲート形電界効果トランジスタを有する半導体装置
において、上記絶縁ゲート形電界効果トランジスタのゲ
ートを、複数のゲート層からなる積層構造とし、かつゲ
ート絶縁膜に接する下部ゲート層の側面を、上部ゲート
層の側面に対して内側に所定量後退させたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22059985A JPS6278880A (ja) | 1985-10-01 | 1985-10-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22059985A JPS6278880A (ja) | 1985-10-01 | 1985-10-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278880A true JPS6278880A (ja) | 1987-04-11 |
Family
ID=16753504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22059985A Pending JPS6278880A (ja) | 1985-10-01 | 1985-10-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007167563A (ja) * | 2005-12-26 | 2007-07-05 | Kibi:Kk | 畳縫着装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816567A (ja) * | 1981-07-22 | 1983-01-31 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置の製造方法 |
| JPS5933880A (ja) * | 1982-08-19 | 1984-02-23 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-01 JP JP22059985A patent/JPS6278880A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816567A (ja) * | 1981-07-22 | 1983-01-31 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置の製造方法 |
| JPS5933880A (ja) * | 1982-08-19 | 1984-02-23 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007167563A (ja) * | 2005-12-26 | 2007-07-05 | Kibi:Kk | 畳縫着装置 |
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