JPH02125514A - クロック入力回路 - Google Patents
クロック入力回路Info
- Publication number
- JPH02125514A JPH02125514A JP27972488A JP27972488A JPH02125514A JP H02125514 A JPH02125514 A JP H02125514A JP 27972488 A JP27972488 A JP 27972488A JP 27972488 A JP27972488 A JP 27972488A JP H02125514 A JPH02125514 A JP H02125514A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock signal
- input clock
- output
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 10
- 238000005259 measurement Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はクロック入力回路に係り、特に半導体集積回路
からなるクロック入力回路に関する。
からなるクロック入力回路に関する。
従来は、半導体集積回路素子の高速動作についても、他
の回路と同様に、ビンからの入力クロック信号を使用し
て、その動作確認をしていた。
の回路と同様に、ビンからの入力クロック信号を使用し
て、その動作確認をしていた。
第５図は被測定回路への従来のクロック入力を示す回路
ブロック図である。第５図において、出力ビン１２を有
する被測定回路１０の入力ビン１１に測定系から出力さ
れるクロック信号Ａが、そのまま入力された場合を示す
。
ブロック図である。第５図において、出力ビン１２を有
する被測定回路１０の入力ビン１１に測定系から出力さ
れるクロック信号Ａが、そのまま入力された場合を示す
。
前述した従来のクロック入力回路では、第６図に示すよ
うに被測定回路１０のビン１１に測定系から出力される
クロック信号Ａが直接入力されているので、半導体集積
回路の高速処理化に伴ない、クロック信号Ａも高い周波
数が必要である。しかしながら、測定系の能力に限界が
あることから、半導体集積回路の動作確認が困難罠なっ
てきている。
うに被測定回路１０のビン１１に測定系から出力される
クロック信号Ａが直接入力されているので、半導体集積
回路の高速処理化に伴ない、クロック信号Ａも高い周波
数が必要である。しかしながら、測定系の能力に限界が
あることから、半導体集積回路の動作確認が困難罠なっ
てきている。
本発明の目的は、前述した従来の欠点を解決し、さらに
高速なりロック信号を出力できるようにしたクロック入
力回路を提供することにある。
高速なりロック信号を出力できるようにしたクロック入
力回路を提供することにある。
本発明の構成は、被測定回路に入力する出力りロック信
号を入力クロック信号から発生させるクロック入力回路
において、互いに位相の異なる複数の前記入力クロック
信号から、前記入力クロック信号の整数倍の周波数を有
する前記出力クロック信号を得る論理回路を設けたこと
を特徴とする。
号を入力クロック信号から発生させるクロック入力回路
において、互いに位相の異なる複数の前記入力クロック
信号から、前記入力クロック信号の整数倍の周波数を有
する前記出力クロック信号を得る論理回路を設けたこと
を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のクロック入力回路を示
す回路ブロック図、第２図は第１図の回路の各部の波形
を示すタイミング図である。第１図、第２図において、
本実施例は、セレクト信号Ｔと、互いに位相の異なる入
力クロック信号Ａ。
す回路ブロック図、第２図は第１図の回路の各部の波形
を示すタイミング図である。第１図、第２図において、
本実施例は、セレクト信号Ｔと、互いに位相の異なる入
力クロック信号Ａ。
Ｂとで論理構成されている。
今、セレクト信号Ｔ＝Ｏの時、ＮＡＮＤ回路ｌ回路力Ｂ
′は常に′１″を出力するため、ＸＮＯＲ回路２の出力
Ｃは、入力クロック信号Ａと同じ論理信号を出力する。
′は常に′１″を出力するため、ＸＮＯＲ回路２の出力
Ｃは、入力クロック信号Ａと同じ論理信号を出力する。
つまり、セレクト信号Ｔ＝０の時には、被測定回路ｌＯ
に入力クロック信号Ａそのものが入力される。
に入力クロック信号Ａそのものが入力される。
次に、セレクト信号Ｔ＝１の時、０ＮＡＮＤ 回路１の
出力Ｂ′は、入力クロック信号Ｂの反転信号を出力し、
ＸＮＯＲ回路２の出力Ｃは、入力クロック信号Ａと、入
力クロック信号Ｂの反転信号Ｂ′ とのＸＮＯＲ論理を
出力する。この時、入力クロック信号ＡとＢとの間に、
第２図のような関係（４分の１周期の遅れ）がある場合
、出力信号Ｃは、入力クロック信号Ａの２倍の周波数の
信号を出力する。
出力Ｂ′は、入力クロック信号Ｂの反転信号を出力し、
ＸＮＯＲ回路２の出力Ｃは、入力クロック信号Ａと、入
力クロック信号Ｂの反転信号Ｂ′ とのＸＮＯＲ論理を
出力する。この時、入力クロック信号ＡとＢとの間に、
第２図のような関係（４分の１周期の遅れ）がある場合
、出力信号Ｃは、入力クロック信号Ａの２倍の周波数の
信号を出力する。
第３図は本発明の第２の実へ例のクロック入力回路を示
す回路ブロック図、第４図は第３図の回路の各部の波形
を示すタイミング図である。第３図、第４図において、
本実施例は、セレクト信号Ｔと、互いに位相の異なる入
力クロック信号Ａ。
す回路ブロック図、第４図は第３図の回路の各部の波形
を示すタイミング図である。第３図、第４図において、
本実施例は、セレクト信号Ｔと、互いに位相の異なる入
力クロック信号Ａ。
Ｂｌ、Ｂ２ とで論理構成されている。
本実施例は、互いに位相の異なる複数のクロック信号の
排他的論理を第１の出力とする回路と、前記第１の出力
とセレクト信号の論理和あるいは論理積を第２の出力と
する回路と、前記第２の出力と前記互いに位相の異なる
複数のクロック（，４号の位相よりもさらに位相の異な
るクロック信号との排他的論理を出力する回路とを含み
、構成される。
排他的論理を第１の出力とする回路と、前記第１の出力
とセレクト信号の論理和あるいは論理積を第２の出力と
する回路と、前記第２の出力と前記互いに位相の異なる
複数のクロック（，４号の位相よりもさらに位相の異な
るクロック信号との排他的論理を出力する回路とを含み
、構成される。
今、セレクト信号Ｔ＝０の時、ＮＡＮＤ回路４の出力Ｂ
“は常に′１”を出力するため、ＸＮＯＲ回路５の出力
Ｃは、入力クロック信号Ａと同じ論理信号を出力する。
“は常に′１”を出力するため、ＸＮＯＲ回路５の出力
Ｃは、入力クロック信号Ａと同じ論理信号を出力する。
つまり、セレクト信号Ｔ＝０の時には、被測定回路１０
に人カクロック信号人そのものが入力される。
に人カクロック信号人そのものが入力される。
次に、セレクト信号Ｔ＝１の時、ＸＯＲ回路３の出力Ｂ
′は、入力クロック信号Ｂ１とＢ２とのＸＯＲ論理を出
力するため、ＮＡＮＤ回路４の出力ＢＩＩｕ人カクロッ
ク億号Ｂ１とＢ２とのＮＡＮＤ論理を出力する。従りｆ
、ＸＮＯＲ回路５の出力Ｃは、入力クロック信号人と、
入力クロック信号ＢｌとＢ２とのＸＮＯＲ論理信号Ｂ信
号のＸＮＯＲ論理を出力する。この時、入力クロック信
号ＡとＢｌ、Ｂ２との間に、第４図の関係がある場合、
出力信号Ｃは入力クロック信号Ａの３倍の周波数の信号
を出力する。
′は、入力クロック信号Ｂ１とＢ２とのＸＯＲ論理を出
力するため、ＮＡＮＤ回路４の出力ＢＩＩｕ人カクロッ
ク億号Ｂ１とＢ２とのＮＡＮＤ論理を出力する。従りｆ
、ＸＮＯＲ回路５の出力Ｃは、入力クロック信号人と、
入力クロック信号ＢｌとＢ２とのＸＮＯＲ論理信号Ｂ信
号のＸＮＯＲ論理を出力する。この時、入力クロック信
号ＡとＢｌ、Ｂ２との間に、第４図の関係がある場合、
出力信号Ｃは入力クロック信号Ａの３倍の周波数の信号
を出力する。
以上説明したように、本発明は、互いに位相の異なる複
数の入力クロック信号から周波数の高いクロック信号を
得て、これを被測定回路に入力しているから、入力クロ
ック信号よりさらに高速なりロック信号で動作試験がな
し得るという効果がある。
数の入力クロック信号から周波数の高いクロック信号を
得て、これを被測定回路に入力しているから、入力クロ
ック信号よりさらに高速なりロック信号で動作試験がな
し得るという効果がある。
第１図は本発明の第１の実施例のクロック入力回路を示
す回路ブロック図、第２図は第１図の各部のタイミング
図、第３図は本発明の第２の実施例のクロック入力回路
を示す回路ブロック図、第４図は第３図の各部のタイミ
ング図、第５図は従来の半導体集積回路で、被測定回路
に入力クロック信号が直接入力された場合を示す回路図
、第６図は第５図のタイミング図である。 Ｔ・・・・・・セレクト信号、Ａ、Ｂ、Ｂｌ、Ｂ２・・
・・・・入力クロック信号、Ｂ’、Ｂ”、Ｃ・・・・・
・出力信号、ＯＵＴ・・・・・・被測定回路の出力信号
、１． ４・・・・・・ＮＡＮＤ回路、２，５・・・・
・・ＸＮＯＲ回路、３・・・・・・ＸＯＲ回路、 ０・・・・・・被測定回路、 １・・・・・・入力 端子、 ２・・・・・・出力端子。 偶Ｚ閃
す回路ブロック図、第２図は第１図の各部のタイミング
図、第３図は本発明の第２の実施例のクロック入力回路
を示す回路ブロック図、第４図は第３図の各部のタイミ
ング図、第５図は従来の半導体集積回路で、被測定回路
に入力クロック信号が直接入力された場合を示す回路図
、第６図は第５図のタイミング図である。 Ｔ・・・・・・セレクト信号、Ａ、Ｂ、Ｂｌ、Ｂ２・・
・・・・入力クロック信号、Ｂ’、Ｂ”、Ｃ・・・・・
・出力信号、ＯＵＴ・・・・・・被測定回路の出力信号
、１． ４・・・・・・ＮＡＮＤ回路、２，５・・・・
・・ＸＮＯＲ回路、３・・・・・・ＸＯＲ回路、 ０・・・・・・被測定回路、 １・・・・・・入力 端子、 ２・・・・・・出力端子。 偶Ｚ閃
Claims (1)
- 被測定回路に入力する出力クロック信号を入力クロック
信号から発生させるクロック入力回路において、互いに
位相の異なる複数の前記入力クロック信号から、前記入
力クロック信号の整数倍の周波数を有する前記出力クロ
ック信号を得る論理回路を設けたことを特徴とするクロ
ック入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27972488A JPH02125514A (ja) | 1988-11-04 | 1988-11-04 | クロック入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27972488A JPH02125514A (ja) | 1988-11-04 | 1988-11-04 | クロック入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125514A true JPH02125514A (ja) | 1990-05-14 |
Family
ID=17614996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27972488A Pending JPH02125514A (ja) | 1988-11-04 | 1988-11-04 | クロック入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125514A (ja) |
-
1988
- 1988-11-04 JP JP27972488A patent/JPH02125514A/ja active Pending
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