JPH02126494A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02126494A JPH02126494A JP63279659A JP27965988A JPH02126494A JP H02126494 A JPH02126494 A JP H02126494A JP 63279659 A JP63279659 A JP 63279659A JP 27965988 A JP27965988 A JP 27965988A JP H02126494 A JPH02126494 A JP H02126494A
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- Japan
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- row address
- ras
- address strobe
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は一ダイナミック型半導体記憶装置のリフレッ
シュ方法に関するものである。
シュ方法に関するものである。
従来、ダイナミック型半導体記憶装置（以下。
ＤＲＡＭという）では１次のような動作でリフレッシュ
が行なわれる。その動作例を第２図を使って説明する。
が行なわれる。その動作例を第２図を使って説明する。
第２図で１はメモリセルキャパシタ（以下、Ｃ８という
）２はセンスアンプ、３はビット線（以下ＢＬという）
、４はワード線（以下、ＷＬという）、５は書き込み・
読み出し用トランジスタである。
）２はセンスアンプ、３はビット線（以下ＢＬという）
、４はワード線（以下、ＷＬという）、５は書き込み・
読み出し用トランジスタである。
まず、Ｃ８は揮発性であるので時間の経過とともにＣ３
の蓄積電荷が消えてしまう。そこで（４）のＷＬを活性
化させ（５）のゲートを開ける。するとＢＬ及びＢＬの
電位が僅かに変化しはじめる。それを（２）のセンスア
ンプで増幅し再びＣ８に戻してＷＬを閉じる。これがリ
フレッシュ動作であり、このリフレッシュの方法として
例ばＲＡＳオンリーリフレッシュ、ＣＡＳビフォアＲＡ
Ｓリフレッシュ、ヒドンリフレッシュ等がある。
の蓄積電荷が消えてしまう。そこで（４）のＷＬを活性
化させ（５）のゲートを開ける。するとＢＬ及びＢＬの
電位が僅かに変化しはじめる。それを（２）のセンスア
ンプで増幅し再びＣ８に戻してＷＬを閉じる。これがリ
フレッシュ動作であり、このリフレッシュの方法として
例ばＲＡＳオンリーリフレッシュ、ＣＡＳビフォアＲＡ
Ｓリフレッシュ、ヒドンリフレッシュ等がある。
従来のリフレッシュ方法では、全て行アドレスストロー
ブをはじめ外部クロックを必要としていた。このためア
プリケーション上クロックの制御が複雑になる。また停
電時には、記憶保持ができなくなってしまう。
ブをはじめ外部クロックを必要としていた。このためア
プリケーション上クロックの制御が複雑になる。また停
電時には、記憶保持ができなくなってしまう。
この発明は、上記のような問題点を解決するためになさ
れたもので、リフレッシュ方法の簡易化、それと停電時
の記憶保持を可能にしたものである。
れたもので、リフレッシュ方法の簡易化、それと停電時
の記憶保持を可能にしたものである。
［課題を解決するための手段］
この発明に係る半導体記憶装置のリフレッシュ方法は、
行アドレスストローブがスタンドバイ状態で、外部サイ
クルを使わずリフレッシュが行なえるようにしたもので
ある。
行アドレスストローブがスタンドバイ状態で、外部サイ
クルを使わずリフレッシュが行なえるようにしたもので
ある。
この発明における半導体記憶装置のリフレッシュ方法は
行アドレスストローブがスタンバイ状態のままであって
も、内部行アドレスストローブの発生によってリフレッ
シュを行うことができる。
行アドレスストローブがスタンバイ状態のままであって
も、内部行アドレスストローブの発生によってリフレッ
シュを行うことができる。
以下、この発明の一実施例を図について説明する。第１
図において、行アドレスストローブ（以下ＲＡＳという
）のＨの状態が、２の遅延回路の期間続くと、１の発振
回路が活性化しクロックパルスを発生する。そして、こ
のクロックパルスは３のカウンタ回路のトリがパルスと
して働き、リフレッシ、再書き込みをする行アドレスを
インクリメントする。一方、内部ＲＡＳのサイクルが開
始し一連のリフレッシュが行なわれる。この時のタイミ
ング図を第３１！Ｓ！１（ａ）で示し、その動作を説明
する。まず、内部ＲＡＳが立ち下がるとワード線が立ち
上がり一次いでセンスクロックが活性化されメモリセル
の電位は完全なハイレベル（ローレベル）に再書き込み
される。ここで、この内部ＲＡＳ信号によるリフレッシ
ュサイクル中に、外部ＲＡＳが入ってきた場合が問題と
なる。第１図の例では、（１）外部ＲＡＳがＷＬの立ち
上がりよりも前に入った場合と１２）外部ＲＡＳがＷＬ
が立ち上がって入ってきた場合に分けて考える。
図において、行アドレスストローブ（以下ＲＡＳという
）のＨの状態が、２の遅延回路の期間続くと、１の発振
回路が活性化しクロックパルスを発生する。そして、こ
のクロックパルスは３のカウンタ回路のトリがパルスと
して働き、リフレッシ、再書き込みをする行アドレスを
インクリメントする。一方、内部ＲＡＳのサイクルが開
始し一連のリフレッシュが行なわれる。この時のタイミ
ング図を第３１！Ｓ！１（ａ）で示し、その動作を説明
する。まず、内部ＲＡＳが立ち下がるとワード線が立ち
上がり一次いでセンスクロックが活性化されメモリセル
の電位は完全なハイレベル（ローレベル）に再書き込み
される。ここで、この内部ＲＡＳ信号によるリフレッシ
ュサイクル中に、外部ＲＡＳが入ってきた場合が問題と
なる。第１図の例では、（１）外部ＲＡＳがＷＬの立ち
上がりよりも前に入った場合と１２）外部ＲＡＳがＷＬ
が立ち上がって入ってきた場合に分けて考える。
（１）の場合を第３図（ｂ）、（２）の場合を第３図（
Ｃ）を使って説明する。まず、（１）の場合、メモリセ
ルの情報はトランスファーゲートを介してＢＬに伝達さ
れていないので外部ＲＡＳを優先させて外部ＲＡＳが立
ち下がりから内部ＲＡＳを活性化させリフレッシュをす
る。（２）の場合は、内部ＲＡＳによるセンスクロック
がスタンバイ状態になるのを待って内部ＲＡＳを立ち下
げる。このようにして外部ＲＡＳのサイクルに依存する
ことな（ＲＡＳがスタンバイ状態でリフレッシュを行う
ことができる。
Ｃ）を使って説明する。まず、（１）の場合、メモリセ
ルの情報はトランスファーゲートを介してＢＬに伝達さ
れていないので外部ＲＡＳを優先させて外部ＲＡＳが立
ち下がりから内部ＲＡＳを活性化させリフレッシュをす
る。（２）の場合は、内部ＲＡＳによるセンスクロック
がスタンバイ状態になるのを待って内部ＲＡＳを立ち下
げる。このようにして外部ＲＡＳのサイクルに依存する
ことな（ＲＡＳがスタンバイ状態でリフレッシュを行う
ことができる。
次に、停電時の記憶保持についてであるが、これは、例
えば内部電源によってバックアップしてやればよい。
えば内部電源によってバックアップしてやればよい。
以上のように一本発明によれば、ＲＡＳがスタンバイ状
態であっても内部ＲＡＳによってリフレッシュが行なえ
るようにしたので、ＲＡＳオンリーリフレッシュとか、
ＣＡＳビフォアＲＡＳリフレッシュ等のように外部パル
スを使う必要がなくなり、リフレッシュ方法が簡易化で
きる。また。
態であっても内部ＲＡＳによってリフレッシュが行なえ
るようにしたので、ＲＡＳオンリーリフレッシュとか、
ＣＡＳビフォアＲＡＳリフレッシュ等のように外部パル
スを使う必要がなくなり、リフレッシュ方法が簡易化で
きる。また。
内部電源でバックアップさえして右けば、停電になって
も記憶を保持することができる。
も記憶を保持することができる。
第１図は、この発明の一実施例を示す図、第２図は、メ
モリセル、センスアンプの構成図、第３図（ａ）はリフ
レッシュ動作のタイミング図、第３図（ｂ）は外部ＲＡ
ＳがＷＬの立ち下がりよりも前に入った場合のリフレッ
シュ動作のタイミング図、第３図（Ｃ）は、外部ＲＡＳ
がＷＬが立ち上がって入ってきた場合のリフレッシュ動
作のタイミング図を示す。 また第１図の１は発振回路、２は遅延回路、３はカウン
ター回路、第２図の１はメモリセルキャパシタ、２はセ
ンスアンプ、３はＢＬ、４はＷＬ−５は書き込み−読み
出し用トランジスターＢＬはビット線、ＷＬはワード線
、ＲＡＳは行アドレスストローブ、ｅｘｔＲＡＳは外部
行アドレスストローブ、１ｎｔＲＡｓは内部行アドレス
ストローブ、ＳＯはセンスクロックである。 なお、各図中同一符号は、同一または相当部分を示す。
モリセル、センスアンプの構成図、第３図（ａ）はリフ
レッシュ動作のタイミング図、第３図（ｂ）は外部ＲＡ
ＳがＷＬの立ち下がりよりも前に入った場合のリフレッ
シュ動作のタイミング図、第３図（Ｃ）は、外部ＲＡＳ
がＷＬが立ち上がって入ってきた場合のリフレッシュ動
作のタイミング図を示す。 また第１図の１は発振回路、２は遅延回路、３はカウン
ター回路、第２図の１はメモリセルキャパシタ、２はセ
ンスアンプ、３はＢＬ、４はＷＬ−５は書き込み−読み
出し用トランジスターＢＬはビット線、ＷＬはワード線
、ＲＡＳは行アドレスストローブ、ｅｘｔＲＡＳは外部
行アドレスストローブ、１ｎｔＲＡｓは内部行アドレス
ストローブ、ＳＯはセンスクロックである。 なお、各図中同一符号は、同一または相当部分を示す。
Claims (1)
- ダイナミック型半導体記憶装置において行アドレススト
ローブがスタンバイ状態で、リフレッシュ動作が行なえ
ることを特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279659A JPH02126494A (ja) | 1988-11-05 | 1988-11-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279659A JPH02126494A (ja) | 1988-11-05 | 1988-11-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126494A true JPH02126494A (ja) | 1990-05-15 |
Family
ID=17614068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279659A Pending JPH02126494A (ja) | 1988-11-05 | 1988-11-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126494A (ja) |
-
1988
- 1988-11-05 JP JP63279659A patent/JPH02126494A/ja active Pending
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