JPH02126673A - ゲートアレイ装置 - Google Patents
ゲートアレイ装置Info
- Publication number
- JPH02126673A JPH02126673A JP63280568A JP28056888A JPH02126673A JP H02126673 A JPH02126673 A JP H02126673A JP 63280568 A JP63280568 A JP 63280568A JP 28056888 A JP28056888 A JP 28056888A JP H02126673 A JPH02126673 A JP H02126673A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate array
- array device
- delay
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体集積回路のゲートアレイ装置に関する
。
。
［従来の技術］
従来のゲートアレイ装置は、第３図において、入出力回
路領域１１とトランジスタ領域１２と配線領域１３から
榊成されているが、トランジスタ領域に遅延回路を固定
配置したものはなかった。
路領域１１とトランジスタ領域１２と配線領域１３から
榊成されているが、トランジスタ領域に遅延回路を固定
配置したものはなかった。
［発明が解決しようとする課題］
半導体装置の検査において、目的とする周波数で動作さ
せたいが、検査装置がその周波数で動作させられない場
合、疑似的に回路の遅延時間を測ることにより半導体装
置が目的とする周波数で動作することを調べる。従来の
ゲートアレイ装置において、上記の様な場合、本来ゲー
トアレイ装置に入れたい回路に対し遅延時間測定用の回
路を加えてやらなければならない。
せたいが、検査装置がその周波数で動作させられない場
合、疑似的に回路の遅延時間を測ることにより半導体装
置が目的とする周波数で動作することを調べる。従来の
ゲートアレイ装置において、上記の様な場合、本来ゲー
トアレイ装置に入れたい回路に対し遅延時間測定用の回
路を加えてやらなければならない。
そこで、本発明は、回路設計者がこのような課題を意識
しないで設計できるゲートアレイ装置を提供することを
目的とする。
しないで設計できるゲートアレイ装置を提供することを
目的とする。
口課題を解決するための手段］
本発明のゲートアレイ装置は、
ａ） 半導体集積回路のゲートアレイ装置において、
ｂ） 入力回路と、
Ｃ） 遅延回路と、
ｄ） 出力回路を具備し、
ｅ） トランジスタ領域に遅延回路を固定配置し、
ｆ） 入力回路と遅延回路と出力回路を配置類したこと
を特徴とする。
を特徴とする。
［実施例］
以下に本発明の実施例を第１図に基づいて説明する。第
２図に示すようにインバータを複数段接続して遅延回路
６を爾成し、トランジスタ領域１に遅延回路６を複数個
配置し、また入力回路４と出力回路５を入出力回路領域
６に配置し配縁領域２を使ってそれぞれを配線する。こ
の際、入力回路及び出力回路は入出力回路領域に自由に
選択配置できる。入力回路へ信号を与え、出力回路から
出てくる信号の遅れを測ることで、遅延回路の遅延時間
を知ることができる。
２図に示すようにインバータを複数段接続して遅延回路
６を爾成し、トランジスタ領域１に遅延回路６を複数個
配置し、また入力回路４と出力回路５を入出力回路領域
６に配置し配縁領域２を使ってそれぞれを配線する。こ
の際、入力回路及び出力回路は入出力回路領域に自由に
選択配置できる。入力回路へ信号を与え、出力回路から
出てくる信号の遅れを測ることで、遅延回路の遅延時間
を知ることができる。
遅延回路をトランジスタ領域に配置することにより、遅
延回路と本来入れられる回路を同じ大きさのトランジス
タで構成されることになるので、検査時の遅延時間の判
断基準を割り出すのが容易にできる。
延回路と本来入れられる回路を同じ大きさのトランジス
タで構成されることになるので、検査時の遅延時間の判
断基準を割り出すのが容易にできる。
尚、本実施例によれば遅延回路としてインバータを使用
したが、ナンド回路、ノア回路等遅延を起こす回路であ
ればなんでも使用可能である。
したが、ナンド回路、ノア回路等遅延を起こす回路であ
ればなんでも使用可能である。
［発明の効果コ
以上述べたように本発明によれば、
回路設計者は、高速動作回路を設計する際、検査時の周
波数のことを童顔しないで、実際に使用する回路のこと
だけを考えるだけでよ（なる。
波数のことを童顔しないで、実際に使用する回路のこと
だけを考えるだけでよ（なる。
配置配線プログラムにより遅延回路どうしの配線長が影
響されないので、本発明のゲートアレイ装置をもちい遅
延時間を各ゲートアレイ装置毎に測ることで、プロセス
の変位状態を知ることができろ。
響されないので、本発明のゲートアレイ装置をもちい遅
延時間を各ゲートアレイ装置毎に測ることで、プロセス
の変位状態を知ることができろ。
第１図は実施例を示す概略図、第２図は遅延回路例を示
す図、第５図は従来のゲートアレイ装置の概略図である
。 １・・・・・・・・・トランジスタ領域２・・・・・・
・・・配謙領域 ３・・・・・・・・入出力回路領域 ４・・・・・・入力回路 ５・・・・・・・・・出力回路 ６・・・・・・・・・遅延回路 １１・・・・・・入出力回路領域 １２・・・・・・トランジスタ領域 １ ６ ・・・ ・・・ 自己ｉ７逮領域六１０ 亮２０ 東３弘
す図、第５図は従来のゲートアレイ装置の概略図である
。 １・・・・・・・・・トランジスタ領域２・・・・・・
・・・配謙領域 ３・・・・・・・・入出力回路領域 ４・・・・・・入力回路 ５・・・・・・・・・出力回路 ６・・・・・・・・・遅延回路 １１・・・・・・入出力回路領域 １２・・・・・・トランジスタ領域 １ ６ ・・・ ・・・ 自己ｉ７逮領域六１０ 亮２０ 東３弘
Claims (1)
- 【特許請求の範囲】 ａ）半導体集積回路のゲートアレイ装置において、 ｂ）入力回路と、 ｃ）遅延回路と、 ｄ）出力回路を具備し、 ｅ）トランジスタ領域に遅延回路を固定配置し、 ｆ）入力回路と遅延回路と出力回路を配線したことを特
徴とするゲートアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280568A JPH02126673A (ja) | 1988-11-07 | 1988-11-07 | ゲートアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280568A JPH02126673A (ja) | 1988-11-07 | 1988-11-07 | ゲートアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126673A true JPH02126673A (ja) | 1990-05-15 |
Family
ID=17626846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63280568A Pending JPH02126673A (ja) | 1988-11-07 | 1988-11-07 | ゲートアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126673A (ja) |
-
1988
- 1988-11-07 JP JP63280568A patent/JPH02126673A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2659095B2 (ja) | ゲートアレイ及びメモリを有する半導体集積回路装置 | |
| US5416919A (en) | Semiconductor integrated circuit with functional blocks capable of being individually tested externally | |
| US5414381A (en) | Method of adjusting for clock skew | |
| JPS64821B2 (ja) | ||
| US4300060A (en) | Signal programmable multiple function flip-flop | |
| EP0633529B1 (en) | Emulation system for microcomputer | |
| JPH05102831A (ja) | 半導体集積回路の出力回路 | |
| US4513400A (en) | Circuit for reading out address data applied to a memory in a one-chip microcomputer | |
| US5754559A (en) | Method and apparatus for testing integrated circuits | |
| KR910008729A (ko) | 그의 주변에 분포된 복수의 어드레스 입력을 포함하는 반도체 메모리 장치 | |
| JPH01170874A (ja) | 半導体集積回路装置のテストモード設定回路 | |
| JPH03175720A (ja) | 半導体集積回路 | |
| JP3086226B2 (ja) | 半導体装置 | |
| JP2786017B2 (ja) | 半導体集積回路の製造方法 | |
| JPH04188643A (ja) | 半導体集積回路 | |
| JPS63253592A (ja) | 集積回路 | |
| JP2772696B2 (ja) | 半導体集積回路装置 | |
| KR950009070B1 (ko) | 컨트롤신호 인에이블회로 | |
| JPH02112777A (ja) | 半導体集積回路 | |
| JPS63187647A (ja) | マスタ−スライス方式の半導体集積回路 | |
| KR960039640A (ko) | 입출력 신호 전파지연이 감소된 논리 및 기억회로를 포함하는 장치 및 그 장치를 제공하는 방법 | |
| JP3278594B2 (ja) | 半導体集積回路のテスト方法 | |
| JPH0410040A (ja) | メモリモジュール | |
| JPS59208476A (ja) | 半導体集積回路装置 | |
| JPS62274276A (ja) | 半導体集積回路装置 |