JPH0212693A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0212693A JPH0212693A JP63162941A JP16294188A JPH0212693A JP H0212693 A JPH0212693 A JP H0212693A JP 63162941 A JP63162941 A JP 63162941A JP 16294188 A JP16294188 A JP 16294188A JP H0212693 A JPH0212693 A JP H0212693A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＭＯＳトランジスタ構成のダイナミック動作形式の半導
体記憶装置に係り、詳しくは同半導体記憶装置のビット
線プリチャージＲ桶に関し、プリチャージ用消費電力の
低減、プリチャージ及びディスチャージの際の過渡電流
の低減を可能にするとともに、プリチャージ用のＭＯＳ
トランジスタ数を削減し高集積化を可能にすることを目
的とし、 各ビット線に対して接続された各選択用ＭＯＳトランジ
スタを択一的に導通させて、各ビット線のうち１つを選
択してデータを各ビット線共用の出力線に出力する半導
体記憶装置において、前記出力線に対してビット線プリ
チャージ用のプリチャージ電源をプリチャージ用ＭＯＳ
トランジスタを介して接続してビット線プリチャージを
行うように構成する。
体記憶装置に係り、詳しくは同半導体記憶装置のビット
線プリチャージＲ桶に関し、プリチャージ用消費電力の
低減、プリチャージ及びディスチャージの際の過渡電流
の低減を可能にするとともに、プリチャージ用のＭＯＳ
トランジスタ数を削減し高集積化を可能にすることを目
的とし、 各ビット線に対して接続された各選択用ＭＯＳトランジ
スタを択一的に導通させて、各ビット線のうち１つを選
択してデータを各ビット線共用の出力線に出力する半導
体記憶装置において、前記出力線に対してビット線プリ
チャージ用のプリチャージ電源をプリチャージ用ＭＯＳ
トランジスタを介して接続してビット線プリチャージを
行うように構成する。
［産業上の利用分野］
本発明はＭＯＳトランジスタ構成のダイナミック動作形
式の半導体記憶装置に係り、詳しくは同半導体記憶装置
のビット線プリチャージａ梢に関するものである。
式の半導体記憶装置に係り、詳しくは同半導体記憶装置
のビット線プリチャージａ梢に関するものである。
ダイナミック動作形式の半導体記憶装置では各メモリセ
ルのデータを読み出す場合、ビット線をプリチャージさ
せた後にメモリセルデータに応じてディスチャージさせ
、その時の読み出すメモリセルに対応するビット線の状
態をそのメモリセルのデータとして読み出すようになっ
ている。従って、斯種半導体記憶装置にはそのためのビ
ット線プリチャージ機構が設けられている。
ルのデータを読み出す場合、ビット線をプリチャージさ
せた後にメモリセルデータに応じてディスチャージさせ
、その時の読み出すメモリセルに対応するビット線の状
態をそのメモリセルのデータとして読み出すようになっ
ている。従って、斯種半導体記憶装置にはそのためのビ
ット線プリチャージ機構が設けられている。
［従来の技術］
従来、ＭＯＳトランジスタ構成のダイナミック動作形式
の半導体記憶装置、例えば第２図に示すようなダイナミ
ックＲＯＭ回路において、ビットラインデコーダ１から
のびるビット線群Ｂの各ビット線８１〜Ｂｎにはディス
チャージ用のエンハンスメント型ＭＯＳトランジスタ２
（以下、ＭＯＳトランジスタを単にＭＯＳＴｒという）
とそれぞれ予め設定された数だけ直列に接続されたエン
ハンスメント型ＭＯ３Ｔｒ３とが直列に接続されてなる
メモリセルが繋がれている。そして、そのディスチャー
ジ用のＭＯＳＴｒ２を除く各ＭＯ３Ｔｒ３のゲートはそ
れぞれワードラインデコーダ４からのびるワード線群Ｗ
中の対応するワード線ＷＯ〜ＷＶ３に接続されている。
の半導体記憶装置、例えば第２図に示すようなダイナミ
ックＲＯＭ回路において、ビットラインデコーダ１から
のびるビット線群Ｂの各ビット線８１〜Ｂｎにはディス
チャージ用のエンハンスメント型ＭＯＳトランジスタ２
（以下、ＭＯＳトランジスタを単にＭＯＳＴｒという）
とそれぞれ予め設定された数だけ直列に接続されたエン
ハンスメント型ＭＯ３Ｔｒ３とが直列に接続されてなる
メモリセルが繋がれている。そして、そのディスチャー
ジ用のＭＯＳＴｒ２を除く各ＭＯ３Ｔｒ３のゲートはそ
れぞれワードラインデコーダ４からのびるワード線群Ｗ
中の対応するワード線ＷＯ〜ＷＶ３に接続されている。
又、ディスチャージ用の各ＭＯ３Ｔｒ２のゲートはディ
スチャージ信号入力線５に接続されている。
スチャージ信号入力線５に接続されている。
前記各ビット線８１〜Ｂｎの一端にはプリチャージ用の
エンハンスメント型ＭＯ３Ｔｒ６のソスがそれぞれ接続
され、同Ｍ ＯＳ Ｔ ｒ ６のドレインはプリチャー
ジ電源ＶＣＣにそれぞれ接続されている。プリチャージ
用の各ＭＯ３Ｔｒ６のゲートはプリチャージ信号入力線
７に接続され、その入力線７に入力されるプリチャージ
信号Φ１と前記ディスチャージ信号入力線５に入力され
るディスチャージ信号Φ２は第３図に示すようにその論
理レベルが互いに反対となるようになっている。
エンハンスメント型ＭＯ３Ｔｒ６のソスがそれぞれ接続
され、同Ｍ ＯＳ Ｔ ｒ ６のドレインはプリチャー
ジ電源ＶＣＣにそれぞれ接続されている。プリチャージ
用の各ＭＯ３Ｔｒ６のゲートはプリチャージ信号入力線
７に接続され、その入力線７に入力されるプリチャージ
信号Φ１と前記ディスチャージ信号入力線５に入力され
るディスチャージ信号Φ２は第３図に示すようにその論
理レベルが互いに反対となるようになっている。
そして、プリチャージ信号Φ１の論理レベルがプラス電
位（Ｈレベルという）で、ディスチャージ信号Φ２がＯ
電位（Ｌレベルという）のとき、プリチャージ用の各Ｍ
Ｏ３Ｔｒ６は導通し、ディスチャージ用の各ＭＯ３Ｔｒ
２は非導通となる。
位（Ｈレベルという）で、ディスチャージ信号Φ２がＯ
電位（Ｌレベルという）のとき、プリチャージ用の各Ｍ
Ｏ３Ｔｒ６は導通し、ディスチャージ用の各ＭＯ３Ｔｒ
２は非導通となる。
その結果、全ビット線８１〜Ｂｎはプリチャージされト
Ｉレベルとなる。
Ｉレベルとなる。
前記ビットラインデコーダ１中には各ビット線８１〜Ｂ
ｎに対応して選択用のエンハンスメント型Ｍ ＯＳ ’
Ｔ’ ｒ ８が接続され、各ゲートは対応するセレクト
信号入力線８１〜Ｓｎにそれぞれ接続されている。又、
選択用の各ＭＯ３Ｔｒ８は各ビット線１〜Ｂｎが共用す
る１本の出力線９に接続されている。出力線９はインバ
ータ回路１０、一方の入力端子にリード信号Φ３を入力
するナンド回路１１及びインバータ回路１２を介してデ
ータバス１３に接続されたエンハンスメント型ＭＯ３Ｔ
ｒ１４に接続されている。尚、１５はデータバス１３の
ためのプリチャージ用のエンハンスメント型Ｍ ＯＳ
７ｒｒである。
ｎに対応して選択用のエンハンスメント型Ｍ ＯＳ ’
Ｔ’ ｒ ８が接続され、各ゲートは対応するセレクト
信号入力線８１〜Ｓｎにそれぞれ接続されている。又、
選択用の各ＭＯ３Ｔｒ８は各ビット線１〜Ｂｎが共用す
る１本の出力線９に接続されている。出力線９はインバ
ータ回路１０、一方の入力端子にリード信号Φ３を入力
するナンド回路１１及びインバータ回路１２を介してデ
ータバス１３に接続されたエンハンスメント型ＭＯ３Ｔ
ｒ１４に接続されている。尚、１５はデータバス１３の
ためのプリチャージ用のエンハンスメント型Ｍ ＯＳ
７ｒｒである。
そして、このように１成されたダイナミックＲＯＭ回路
において、例えば第２図中の鎖線で示す各データＤ１〜
Ｄ６を順に読み出す場合には第３図に示すタイミングチ
ャートに従って行なわれるが、ここで、データＤ１を読
み出す場合について述べる。
において、例えば第２図中の鎖線で示す各データＤ１〜
Ｄ６を順に読み出す場合には第３図に示すタイミングチ
ャートに従って行なわれるが、ここで、データＤ１を読
み出す場合について述べる。
今、プリチャージ信号Φ１が１■レベルで、ディスチャ
ージ信号Φ２がＬレベルのとき、プリチャージ用の各Ｍ
Ｏ８Ｔｒ６は導通し、ディスチャージ用の各ＭＯ３Ｔｒ
２は非導通となり、全ビット線８１〜Ｂｎはプリチャー
ジされる。続いて、ブリチ六・−ジ信号Φ１がＬレベル
で、ディスチャージ信号Φ２がＨレベルに反転すると、
プリチャジ用の各ＭＯ８Ｔｒ６は非導通となり、ディス
チャージ用の各ＭＯ３Ｔｒ２は導通しディスチャジか行
なわれる。
ージ信号Φ２がＬレベルのとき、プリチャージ用の各Ｍ
Ｏ８Ｔｒ６は導通し、ディスチャージ用の各ＭＯ３Ｔｒ
２は非導通となり、全ビット線８１〜Ｂｎはプリチャー
ジされる。続いて、ブリチ六・−ジ信号Φ１がＬレベル
で、ディスチャージ信号Φ２がＨレベルに反転すると、
プリチャジ用の各ＭＯ８Ｔｒ６は非導通となり、ディス
チャージ用の各ＭＯ３Ｔｒ２は導通しディスチャジか行
なわれる。
このプリチャージとディスチャージが行なわれる間の各
ワード線ＷＯ〜ＷＶ３に入力されるアドレス信号ＡＷＯ
−Ａ ｗｙ３はワード線ｗ１．ｗｙｏのＬレベルのア１
くレス１乙号１４１． ＡＷ■０を除いて池はＨレベル
となり、各ビットセレクト信号入力線８１〜Ｓｎに入力
されるセレクト信号ΦＳ１〜Φｓｎはビットセレクト信
号入力線Ｓ１のＨレベルのセレクト信号φＳ１を除いて
他はＬレベルとなる。
ワード線ＷＯ〜ＷＶ３に入力されるアドレス信号ＡＷＯ
−Ａ ｗｙ３はワード線ｗ１．ｗｙｏのＬレベルのア１
くレス１乙号１４１． ＡＷ■０を除いて池はＨレベル
となり、各ビットセレクト信号入力線８１〜Ｓｎに入力
されるセレクト信号ΦＳ１〜Φｓｎはビットセレクト信
号入力線Ｓ１のＨレベルのセレクト信号φＳ１を除いて
他はＬレベルとなる。
従って、ビット線Ｂ１が選択されとともに、データＤ１
のＭＯＳＴ ｒ ３が非導通状態にあることから、ビッ
ト線Ｂ１はディスチャージされずｈｉレベルを保持し、
そのＨレベルの状態がデータＤ１として出力線９に出力
される。
のＭＯＳＴ ｒ ３が非導通状態にあることから、ビッ
ト線Ｂ１はディスチャージされずｈｉレベルを保持し、
そのＨレベルの状態がデータＤ１として出力線９に出力
される。
［発明が解決しようとする課題］
しかしながら、このダイナミックＲＯＭ回路においては
、プリチャージ信号Φ１がＨレベルになる毎に全ビット
線８１〜Ｂｎ、即ち選択された１つのビット線以外の不
必要なビット線までが同時にプリチャージされることか
ら、プリチャージのための消費電力が大きかった。又、
不必要にプリチャージされる各ビット線はプリチャージ
の際及びディスチャージの際に不要な過渡電流が発生す
る問題があった。
、プリチャージ信号Φ１がＨレベルになる毎に全ビット
線８１〜Ｂｎ、即ち選択された１つのビット線以外の不
必要なビット線までが同時にプリチャージされることか
ら、プリチャージのための消費電力が大きかった。又、
不必要にプリチャージされる各ビット線はプリチャージ
の際及びディスチャージの際に不要な過渡電流が発生す
る問題があった。
又、各ビット線８１〜Ｂｎを同時にプリチャージさせる
ことから、各ビット線の数だけプリチャージ用のＭＯ３
Ｔｒを必要とするなめ、このようなダイナミック動作形
式の半導体記憶装置は高集積化を図る上で不利でもあっ
た。
ことから、各ビット線の数だけプリチャージ用のＭＯ３
Ｔｒを必要とするなめ、このようなダイナミック動作形
式の半導体記憶装置は高集積化を図る上で不利でもあっ
た。
そこで、ビット線を挟んでビットラインデコーダ１と対
向する側に選択回路を設け、その選択回路にて択一的に
ビット線を選択してプリチャージすることが考えられる
。しかし、この場合には選択回路を新たに設けなければ
ならず、高集積化を図る上で問題がある。
向する側に選択回路を設け、その選択回路にて択一的に
ビット線を選択してプリチャージすることが考えられる
。しかし、この場合には選択回路を新たに設けなければ
ならず、高集積化を図る上で問題がある。
本発明の目的は上記問題を解消するためになされたもの
であって、プリチャージ用消費電力の低減、プリチャー
ジ及びディスチャージの際の過渡電流の低減を可能にす
るとともに、プリチャージ用のＭＯ３Ｔｒｌ＆を削減し
高集積化を可能にする半導体記憶装置を提供することに
ある。
であって、プリチャージ用消費電力の低減、プリチャー
ジ及びディスチャージの際の過渡電流の低減を可能にす
るとともに、プリチャージ用のＭＯ３Ｔｒｌ＆を削減し
高集積化を可能にする半導体記憶装置を提供することに
ある。
［課題を解決するための手段１
上記目的を達成するために、本発明の半導体記憶装置は
選択用ＭＯＳトランジスタにて択一的に選択される各ビ
ット線が共用するデータ転送のための出力線に対してビ
ット線プリチャージ用のプリチャージ電源をブリチャー
ジ用ＭＯＳトランジスタを介して接続する。このプリ
チャージ用ＭＯＳトランジスタを介して印加されるプリ
チャージ電圧は択一的に選択された１つの選択用ＭＯＳ
トランジスタを介してその選択されたビット線のみに印
加されてビット線プリチャージが行われる。
選択用ＭＯＳトランジスタにて択一的に選択される各ビ
ット線が共用するデータ転送のための出力線に対してビ
ット線プリチャージ用のプリチャージ電源をブリチャー
ジ用ＭＯＳトランジスタを介して接続する。このプリ
チャージ用ＭＯＳトランジスタを介して印加されるプリ
チャージ電圧は択一的に選択された１つの選択用ＭＯＳ
トランジスタを介してその選択されたビット線のみに印
加されてビット線プリチャージが行われる。
［作用コ
各ビット線に対して設けられた選択用ＭＯＳトランジス
タのうち択一的に選択された１つの選択用ＭＯＳトラン
ジスタを介してその選択されたビット線のみにプリチャ
ージ電圧が印加されることから、プリチャージ用ＭＯ３
）ランジスタは１つで済む。
タのうち択一的に選択された１つの選択用ＭＯＳトラン
ジスタを介してその選択されたビット線のみにプリチャ
ージ電圧が印加されることから、プリチャージ用ＭＯ３
）ランジスタは１つで済む。
また、データ読み出しのために選択されたビット線以外
はプリチャージされないことから、消費電力は少なくて
済むとともに、不必要なビット線ではプリチャージ及び
ディスチャージの際に生ずる過ａ電流の発生は無い。
はプリチャージされないことから、消費電力は少なくて
済むとともに、不必要なビット線ではプリチャージ及び
ディスチャージの際に生ずる過ａ電流の発生は無い。
［実施例］
以下、本発明をダイナミックＲＯＭ回路に具体１ヒした
一実施例を第１図に従って説明する。
一実施例を第１図に従って説明する。
尚、本実施例はダイナミックＲＯＭ回路のプリチャージ
機構に特徴を有するので、そのプリチャージ機構につい
て詳細に説明し、第２図に示す従来のダイナミックＲＯ
Ｍ回路と同一のものは同一の記号を付して詳細な説明は
便宜上省略する。
機構に特徴を有するので、そのプリチャージ機構につい
て詳細に説明し、第２図に示す従来のダイナミックＲＯ
Ｍ回路と同一のものは同一の記号を付して詳細な説明は
便宜上省略する。
第１図において、ビットラインデコーダ１は各ビット線
８１〜Ｂｎに対応してそれぞれ選択用のＭ ＯＳ ’［
’ ｒ ８がそれぞれ設けられ、その各ＭＯ３’Ｔ’
ｒ ８は各ビット線８１〜Ｂｎが共用する１本の出力線
９に接続されている。各ＭＯ３Ｔｒ８のゲートは対応す
るセレクト信号入力線Ｓ１〜Ｓｎにそれぞれ接続されて
いる。
８１〜Ｂｎに対応してそれぞれ選択用のＭ ＯＳ ’［
’ ｒ ８がそれぞれ設けられ、その各ＭＯ３’Ｔ’
ｒ ８は各ビット線８１〜Ｂｎが共用する１本の出力線
９に接続されている。各ＭＯ３Ｔｒ８のゲートは対応す
るセレクト信号入力線Ｓ１〜Ｓｎにそれぞれ接続されて
いる。
そして、各セレクト信号人力線８１〜Ｓ ｎに入力され
るセレクト信号Φｓ１〜Φｓｎによって、各ＭＯＳ ’
ｒ’ ｒ ８のうち択一的に選択して１つを導通させそ
の選択されたＭ ＯＳ ’Ｉ” ｒに対応するビット線
を出力線９と電気的に接続させる。
るセレクト信号Φｓ１〜Φｓｎによって、各ＭＯＳ ’
ｒ’ ｒ ８のうち択一的に選択して１つを導通させそ
の選択されたＭ ＯＳ ’Ｉ” ｒに対応するビット線
を出力線９と電気的に接続させる。
又、曲記出力線９にはプリチャージ用のエンハンスメン
ト型ＭＯ３Ｔｒ２１のソースが接続され、そのＭＯ３Ｔ
ｒ２１のドレインはプリチャージ電源Ｖｃｃに接続され
ている。そして、このグリチャジ用のＭＯ３Ｔｒ２１の
ゲートはプリチャージ１Ｓ号Φ１が入力される。
ト型ＭＯ３Ｔｒ２１のソースが接続され、そのＭＯ３Ｔ
ｒ２１のドレインはプリチャージ電源Ｖｃｃに接続され
ている。そして、このグリチャジ用のＭＯ３Ｔｒ２１の
ゲートはプリチャージ１Ｓ号Φ１が入力される。
次に、上記のように構成されたダイナミックＲＯＭの作
用を第１図に鎖線で示す各データＤ１〜Ｄ６を）１ｒ！
に読み出す動作に従って説明する。尚、各データＤ１〜
Ｄ６を読み出す際の各信号は第３図に示す従来のタイミ
ングチャートと同じなので説明の便宜上このタイミング
チャートに従って説明する。
用を第１図に鎖線で示す各データＤ１〜Ｄ６を）１ｒ！
に読み出す動作に従って説明する。尚、各データＤ１〜
Ｄ６を読み出す際の各信号は第３図に示す従来のタイミ
ングチャートと同じなので説明の便宜上このタイミング
チャートに従って説明する。
データＤ１を読み出す場合、第１図においてワード線Ｗ
１ 、 ＷｙＯにＬレベルのアドレス信号Ａ１４１゜Ａ
朽０が、他のワード線ＷＯ、Ｗ２ 、 Ｗ３ 、 ＷＶ
１〜Ｖｖｙ３にＨレベルのアドレス信号ＡＷＯ，Ａ１４
２． Ａ１１３、 ＡＪＶ１〜Ａ Ｗ７３が入力される
とともに、セレクト信号入力線Ｓ１のみにＨレベルのセ
レクト信号ΦＳ１が入力されて、ビット線Ｂ１に対応す
る選択用ＭＯ３Ｔｒ８が導通して同ビット線Ｂ１のみが
出力線９と電気的に接続される。
１ 、 ＷｙＯにＬレベルのアドレス信号Ａ１４１゜Ａ
朽０が、他のワード線ＷＯ、Ｗ２ 、 Ｗ３ 、 ＷＶ
１〜Ｖｖｙ３にＨレベルのアドレス信号ＡＷＯ，Ａ１４
２． Ａ１１３、 ＡＪＶ１〜Ａ Ｗ７３が入力される
とともに、セレクト信号入力線Ｓ１のみにＨレベルのセ
レクト信号ΦＳ１が入力されて、ビット線Ｂ１に対応す
る選択用ＭＯ３Ｔｒ８が導通して同ビット線Ｂ１のみが
出力線９と電気的に接続される。
この状態とともに、プリチャージ信号Φ１がＨレベルと
なり、プリチャージ用のＭＯ３Ｔ’ｒ２１が導通すると
、プリチャージ電圧がビットラインデコーダ１を介して
印加される。即ち、出力線９及び導通状態にある選択用
のＭＯ３Ｔｒ８を介してビット線Ｂ１のみがプリチャー
ジされる。
なり、プリチャージ用のＭＯ３Ｔ’ｒ２１が導通すると
、プリチャージ電圧がビットラインデコーダ１を介して
印加される。即ち、出力線９及び導通状態にある選択用
のＭＯ３Ｔｒ８を介してビット線Ｂ１のみがプリチャー
ジされる。
プリチャージ信号Φ１がＨレベルからＬレベルとなり、
ディスチャージ信号Φ２がＬレベルからＨレベルになる
と、ディスチャージ用のＭＯ８Ｔｒ２が導通する。この
とき、データＤ１のＭＯ３Ｔｒ３は非導通なので、ビッ
ト線Ｂ１はディスチャージされずＩ］レベルに保持され
出力線９の出力もＨレベルとなる。このＨレベルがデー
タＤ１としてインバータ回路１０、ナンド回路１１を介
して出力される。
ディスチャージ信号Φ２がＬレベルからＨレベルになる
と、ディスチャージ用のＭＯ８Ｔｒ２が導通する。この
とき、データＤ１のＭＯ３Ｔｒ３は非導通なので、ビッ
ト線Ｂ１はディスチャージされずＩ］レベルに保持され
出力線９の出力もＨレベルとなる。このＨレベルがデー
タＤ１としてインバータ回路１０、ナンド回路１１を介
して出力される。
次に、データＤ２を読み出す場合、ワード線Ｗ２ 、
ｗｙｏにＬレベルのアドレス信号ＡｌＡ２． ＡＷＬｌ
ｏが、他のワード線ＷＯ、Ｗｌ 、 Ｗ３ 、 Ｗｙ１
〜ｗｙ３にト［レベルのアドレス信号Ａ１４０． ＡＷ
２． Ａ１４３． ＡＷＶ１〜Ａ Ｗｙ３が入力される
とともに、同様にセレクト信号入力線Ｓ１のみに）−ル
ベルのセレクト信号ΦＳ１が入力され、ビットｌｌＢ１
に対応する選択用のＭＯ３’ｒ’ｒ８が導通して同ビッ
ト線Ｂ１のみが出力線９と電気的に接続される。
ｗｙｏにＬレベルのアドレス信号ＡｌＡ２． ＡＷＬｌ
ｏが、他のワード線ＷＯ、Ｗｌ 、 Ｗ３ 、 Ｗｙ１
〜ｗｙ３にト［レベルのアドレス信号Ａ１４０． ＡＷ
２． Ａ１４３． ＡＷＶ１〜Ａ Ｗｙ３が入力される
とともに、同様にセレクト信号入力線Ｓ１のみに）−ル
ベルのセレクト信号ΦＳ１が入力され、ビットｌｌＢ１
に対応する選択用のＭＯ３’ｒ’ｒ８が導通して同ビッ
ト線Ｂ１のみが出力線９と電気的に接続される。
この状態とともに、プリチャージ信号Φ１がＨレベルと
なると、前記と同様に出力線９及び導通状態にある選択
用のＭＯＳＴ ｒ ８を介してビット線Ｂ１のみがプリ
チャージされる。
なると、前記と同様に出力線９及び導通状態にある選択
用のＭＯＳＴ ｒ ８を介してビット線Ｂ１のみがプリ
チャージされる。
プリチャージ信号Φ１がＨレベルからＬレベルとなり、
ディスチャージ信号Φ２がＬレベルからＨレベルになる
と、ディスチャージ用のＭＯＳＴｒ２が導通する。この
とき、データＤ２の回路は常に導通なので、ビット線Ｂ
１はディスチャージ用のＭＯ３Ｔｒ２を介してディスチ
ャージされＬレベルとなり、出力線９の出力もＬレベル
となる。
ディスチャージ信号Φ２がＬレベルからＨレベルになる
と、ディスチャージ用のＭＯＳＴｒ２が導通する。この
とき、データＤ２の回路は常に導通なので、ビット線Ｂ
１はディスチャージ用のＭＯ３Ｔｒ２を介してディスチ
ャージされＬレベルとなり、出力線９の出力もＬレベル
となる。
このＬレベルがデータＤ２として出力される。
次に、データＤ３を読み出す場合、ワード線Ｗ３ 、
ＷｙｏにＬレベルのアドレス信号ＡＷ３． ＡＷｙＯが
、他のワード線ＷＱ 〜Ｗ２ 、ＷＶｌ 〜Ｗｙ３にＨ
レベルのアドレス信号ＡＷＯ〜ＡＷ２゜Ａｗｙｌ 〜Ａ
Ｗｙ３が入力されるとともに、同様にセレクト信号入力
′ｄＡＳ２のみにト■レベルのセレクト信号Φｓ２が入
力され、ビット線Ｂ２に対応する選択用ＭＯ３Ｔｒ８が
導通して同ビット線Ｂ２のみが出力線９と電気的に接続
される。
ＷｙｏにＬレベルのアドレス信号ＡＷ３． ＡＷｙＯが
、他のワード線ＷＱ 〜Ｗ２ 、ＷＶｌ 〜Ｗｙ３にＨ
レベルのアドレス信号ＡＷＯ〜ＡＷ２゜Ａｗｙｌ 〜Ａ
Ｗｙ３が入力されるとともに、同様にセレクト信号入力
′ｄＡＳ２のみにト■レベルのセレクト信号Φｓ２が入
力され、ビット線Ｂ２に対応する選択用ＭＯ３Ｔｒ８が
導通して同ビット線Ｂ２のみが出力線９と電気的に接続
される。
この状態とともに、プリチャージ信号Φ１が）ルベルと
なると、出力線９及び導通状態にある選択用ＭＯ３Ｔｒ
８を介してビット線Ｂ２のみがプリチャージされる。
なると、出力線９及び導通状態にある選択用ＭＯ３Ｔｒ
８を介してビット線Ｂ２のみがプリチャージされる。
プリチャージ信号Φ１がＨレベルからＬレベルとなり、
ディスチャージ信号Φ２がＬレベルからＨレベルになる
と、ディスチャージ用のＭＯ３Ｔｒ２が導通する。この
とき、データＤ３の回路は常に導通なので、ビット線Ｂ
２はディスチャージ用のＭＯ３Ｔｒ２を介してディスチ
ャージされＬレベルとなり、出力線９の出力もＬレベル
となる。
ディスチャージ信号Φ２がＬレベルからＨレベルになる
と、ディスチャージ用のＭＯ３Ｔｒ２が導通する。この
とき、データＤ３の回路は常に導通なので、ビット線Ｂ
２はディスチャージ用のＭＯ３Ｔｒ２を介してディスチ
ャージされＬレベルとなり、出力線９の出力もＬレベル
となる。
そして、このＬレベルがデータＤ３として出力される。
以後、同様にデータＤ４を読み出す場合にはピッＩ−線
Ｂ２のみが、データＤ５を読み出す場合にはビット線Ｂ
３のみが、及び、データＤ６を読み出す場合にはビット
線Ｂｎのみがそれぞれプリチャージされ、当該データＤ
４ 、Ｄ５ 、Ｄ６が順次読み出される。
Ｂ２のみが、データＤ５を読み出す場合にはビット線Ｂ
３のみが、及び、データＤ６を読み出す場合にはビット
線Ｂｎのみがそれぞれプリチャージされ、当該データＤ
４ 、Ｄ５ 、Ｄ６が順次読み出される。
このように本実施例においてはビットラインデコーダ１
の出力線９から択一的に選択されて導通状態にある選択
用ＭＯ３Ｔｒ８を介してビット線をプリチャージするよ
うにしなので、選択されたビット線のみがプリチャージ
され、他の選択されない不必要なビット線はプリチャー
ジされることはない、従って、無駄なプリチャージ電力
の消費が行なわれず消費電力の低減を図ることができる
。
の出力線９から択一的に選択されて導通状態にある選択
用ＭＯ３Ｔｒ８を介してビット線をプリチャージするよ
うにしなので、選択されたビット線のみがプリチャージ
され、他の選択されない不必要なビット線はプリチャー
ジされることはない、従って、無駄なプリチャージ電力
の消費が行なわれず消費電力の低減を図ることができる
。
又、プリチャージ及びディスチャージの際に生じる過−
ａｔ流は選択されたビット線以外は発生しないので、全
体として過渡電流の低減を図ることができる。
ａｔ流は選択されたビット線以外は発生しないので、全
体として過渡電流の低減を図ることができる。
しかも、プリチャージを既存のビットラインデコーダ１
中の選択用ＭＯＳＴ ｒ ８のうち択一的に選択された
ＭＯ３Ｔｒを介して行なうようにしたので、プリチャー
ジ用ＭＯ８Ｔｒ２１は１つで済み、従来のように各ビッ
ト線毎に設けたり、選択されるビット線をプリチャージ
するための選択回路を別途新たに設けるのに比べて遥か
にプリチャージのための素子数を低減させることができ
、その分だけ高集積化を図ることができる。
中の選択用ＭＯＳＴ ｒ ８のうち択一的に選択された
ＭＯ３Ｔｒを介して行なうようにしたので、プリチャー
ジ用ＭＯ８Ｔｒ２１は１つで済み、従来のように各ビッ
ト線毎に設けたり、選択されるビット線をプリチャージ
するための選択回路を別途新たに設けるのに比べて遥か
にプリチャージのための素子数を低減させることができ
、その分だけ高集積化を図ることができる。
尚、本発明はこの実施例に限定されるものではなく、例
えば実施例で示すメモリセル構造と興なるメモリセル構
造よりなるダイナミック動作形式の半導体記憶装置に具
体化することも勿論可能である。
えば実施例で示すメモリセル構造と興なるメモリセル構
造よりなるダイナミック動作形式の半導体記憶装置に具
体化することも勿論可能である。
［発明の効果］
以上詳述したように、本発明によれば各ビット線が共用
する出力線から選択用ＭＯＳトランジスタを介して択一
的に選択されたビット線のみをプリチャージするように
したので、プリチャージ用消費電力の低減及び過渡電流
の低減を図ることができるとともに、プリチャージ用Ｍ
ＯＳトランジスタの数を低減させ高集積化を図ることが
できる潰れた効果を有する。
する出力線から選択用ＭＯＳトランジスタを介して択一
的に選択されたビット線のみをプリチャージするように
したので、プリチャージ用消費電力の低減及び過渡電流
の低減を図ることができるとともに、プリチャージ用Ｍ
ＯＳトランジスタの数を低減させ高集積化を図ることが
できる潰れた効果を有する。
第１図は本発明を具体化した一実施例を示すダイナミッ
クＲＯＭ回路図、第２図は従来のダイナミックＲＯＭ回
路図、第３図はダイナミックＲＯＭ回路中のデータＤ１
〜Ｄ６を読み出すためのタイミングチャート図である。
クＲＯＭ回路図、第２図は従来のダイナミックＲＯＭ回
路図、第３図はダイナミックＲＯＭ回路中のデータＤ１
〜Ｄ６を読み出すためのタイミングチャート図である。
Claims (1)
- １、各ビット線（Ｂ１〜Ｂｎ）に対して接続された各選
択用ＭＯＳトランジスタ（８）を択一的に導通させて、
各ビット線（Ｂ１〜Ｂｎ）のうち１つを選択してデータ
を各ビット線共用の出力線（９）に出力する半導体記憶
装置において、前記出力線（９）に対してビット線プリ
チャージ用のプリチャージ電源（Ｖｃｃ）をプリチャー
ジ用ＭＯＳトランジスタ（２１）を介して接続してビッ
ト線プリチャージを行うようにしたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162941A JPH0212693A (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162941A JPH0212693A (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212693A true JPH0212693A (ja) | 1990-01-17 |
Family
ID=15764161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162941A Pending JPH0212693A (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808950A (en) * | 1996-06-24 | 1998-09-15 | Nec Corporation | Semiconductor storage device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070596A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60224197A (ja) * | 1984-04-20 | 1985-11-08 | Hitachi Ltd | 記憶素子回路およびそれを用いたマイクロコンピュータ |
-
1988
- 1988-06-30 JP JP63162941A patent/JPH0212693A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070596A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60224197A (ja) * | 1984-04-20 | 1985-11-08 | Hitachi Ltd | 記憶素子回路およびそれを用いたマイクロコンピュータ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808950A (en) * | 1996-06-24 | 1998-09-15 | Nec Corporation | Semiconductor storage device |
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