JPS6242359B2 - - Google Patents
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- Publication number
- JPS6242359B2 JPS6242359B2 JP60164119A JP16411985A JPS6242359B2 JP S6242359 B2 JPS6242359 B2 JP S6242359B2 JP 60164119 A JP60164119 A JP 60164119A JP 16411985 A JP16411985 A JP 16411985A JP S6242359 B2 JPS6242359 B2 JP S6242359B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- output
- input
- memory
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ入出力を他のアドレス入出力等
と共用して、メモリの所要ピン数を減らし、又メ
モリのテストに要する時間を減少するためのもの
である。
と共用して、メモリの所要ピン数を減らし、又メ
モリのテストに要する時間を減少するためのもの
である。
従来は第１図のように、アドレスA0〜A7ピン
とデータ入出力Ｄi、D0ピンが分離していた。し
かしメモリが大容量になるにつれて、チツプを複
数個に分割してサブチツプにして、これらサブチ
ツプのそれぞれにD0、Ｄiピンを設けて、D0、Ｄi
を並列処理して、１個のLSIとしてみた場合のテ
スト時間を短縮する必要がある。しかしこのまま
ではD0、Ｄiピンが増大してLSIを収容するパツケ
ージの所要ピン数も増大し、その結果パツケージ
の寸法が大になり、ユーザにおける実装密度が急
激に減少するという欠点があつた。
とデータ入出力Ｄi、D0ピンが分離していた。し
かしメモリが大容量になるにつれて、チツプを複
数個に分割してサブチツプにして、これらサブチ
ツプのそれぞれにD0、Ｄiピンを設けて、D0、Ｄi
を並列処理して、１個のLSIとしてみた場合のテ
スト時間を短縮する必要がある。しかしこのまま
ではD0、Ｄiピンが増大してLSIを収容するパツケ
ージの所要ピン数も増大し、その結果パツケージ
の寸法が大になり、ユーザにおける実装密度が急
激に減少するという欠点があつた。
尚、本発明とは全く異なるが、一種の共用とい
う概念を用いた例として、特開昭48−35736号公
報がある。当該公報の第354頁に記載の特許請求
の範囲第１３項や、Fig.32aに、共通母線に、低
位アドレス、WRITデータ等のデータを順次伝送
する技術が開示されている。しかしながら当該技
術は、各チツプ間の共通配線であり、共用するこ
とが当然であり本発明の如く、チツプ内部の端子
の共用という点では、全く関係しない技術であ
る。又、当然のことながら、テスト時と実使用時
という概念も全くないものである。」 〔発明の目的〕 本発明は上述の欠点を除くことを目的とする。
う概念を用いた例として、特開昭48−35736号公
報がある。当該公報の第354頁に記載の特許請求
の範囲第１３項や、Fig.32aに、共通母線に、低
位アドレス、WRITデータ等のデータを順次伝送
する技術が開示されている。しかしながら当該技
術は、各チツプ間の共通配線であり、共用するこ
とが当然であり本発明の如く、チツプ内部の端子
の共用という点では、全く関係しない技術であ
る。又、当然のことながら、テスト時と実使用時
という概念も全くないものである。」 〔発明の目的〕 本発明は上述の欠点を除くことを目的とする。
本発明は、素子のピン数を減少させ、実装密度
を向上させることを目的とする。
を向上させることを目的とする。
本発明は、メモリのテスト時間を減少させるこ
とを目的とする。
とを目的とする。
上記目的を達成する為に本発明では、アドレス
入力ピンと情報入力若しくは出力ピンを共通に設
け、これを時間的に異つた時に使用するものであ
る。
入力ピンと情報入力若しくは出力ピンを共通に設
け、これを時間的に異つた時に使用するものであ
る。
実施例 １
以下、実施例に従つて、本発明を説明する。
通常のメモリではアドレス信号は、そのLSIに
外部からクロツク信号を入力して、そのLSIが選
択されてから、ある短時間（いわゆるアドレスホ
ールドタイムＴAH）しか必要でない。また通常Ｄ
i、D0の信号が有効な期間はＴAH以降である。し
たがつてアドレスピンと、D0、Ｄiピンを共用し
て、時間的にそのピンの役割を変えればよい。第
２図はそのための実施例で、D0、Ｄiをそれぞれ
A0、A1で共用し、一種のクロツク信号φ０，φ
１，φ２でゲートQ0，０，Q1，１を制御し
た例である。アドレス信号が有効な期間では、φ
０のみオンにし、D0が有効な期間ではφ１のみ
オンにし、またＤiが有効な期間ではφ２のみを
オンにすればよい。これによりA0〜A7だけのピ
ン数でＤi、D0も設けたことになる。
外部からクロツク信号を入力して、そのLSIが選
択されてから、ある短時間（いわゆるアドレスホ
ールドタイムＴAH）しか必要でない。また通常Ｄ
i、D0の信号が有効な期間はＴAH以降である。し
たがつてアドレスピンと、D0、Ｄiピンを共用し
て、時間的にそのピンの役割を変えればよい。第
２図はそのための実施例で、D0、Ｄiをそれぞれ
A0、A1で共用し、一種のクロツク信号φ０，φ
１，φ２でゲートQ0，０，Q1，１を制御し
た例である。アドレス信号が有効な期間では、φ
０のみオンにし、D0が有効な期間ではφ１のみ
オンにし、またＤiが有効な期間ではφ２のみを
オンにすればよい。これによりA0〜A7だけのピ
ン数でＤi、D0も設けたことになる。
実施例 ２
通常ＤiとD0は同時に有効である必要はないか
ら、第３図のように、クロツク信号φ０，φ１，
φ２でゲートQ2，Q3，Q4を制御することにより
A0、D0、Ｄiで１本のピンを共用することもでき
る。なおφ０〜φ２は外部から印加しなくてもチ
ツプCHIP内部で発生した信号でもよい。このよ
うに構成すれば、アドレス入力端子数と同じだけ
のD0を設けられ、特に効果がある。
ら、第３図のように、クロツク信号φ０，φ１，
φ２でゲートQ2，Q3，Q4を制御することにより
A0、D0、Ｄiで１本のピンを共用することもでき
る。なおφ０〜φ２は外部から印加しなくてもチ
ツプCHIP内部で発生した信号でもよい。このよ
うに構成すれば、アドレス入力端子数と同じだけ
のD0を設けられ、特に効果がある。
実施例 ３
この実施例は、一般のダイナミツクランダムア
クセスモリに用いられている差動の出力を有する
場合である。
クセスモリに用いられている差動の出力を有する
場合である。
第４図は１個のLSIから、差動の信号出力D0、
０が出る場合の実施例である。１個のピンを
D0とA1とで、０とA0とで共用すればよい。
０が出る場合の実施例である。１個のピンを
D0とA1とで、０とA0とで共用すればよい。
実施例 ４
この実施例は、メモリをテストする際に出力で
きる数を増加し、テスト時間の短縮を図るもので
ある。
きる数を増加し、テスト時間の短縮を図るもので
ある。
第５図は、メモリLSIをテストする際にのみ、
外部電源電圧Vcc（通常使用時には5V）を0Vに
して、アドレスA0と、テスト時にのみ有効なデ
ータ出力D0′を共通にでるようにした例である。
外部電源電圧Vcc（通常使用時には5V）を0Vに
して、アドレスA0と、テスト時にのみ有効なデ
ータ出力D0′を共通にでるようにした例である。
ここでDBは周知のプツシユプル型TTLレベル
のD0バツフア回路で、実使用時には常にQ9，Q10
のいずれかがオンになる動作をする。ADSはこ
れまで説明してきたように、MAからのデータ出
力D0′とアドレス信号を切り換える回路である。
通常の実使用時間にはVcc＝5Vであるから、φ１
がオンとなつてもQ11のゲートは低電圧（Ｎ−
MOSの例）であるためにQ11はオフとなる。（こ
こでは、負論理を採用しており、NANDへの入力
が論理“１”、“１”のときのみ出力が“０”した
がつて、電位としては、“Ｌ”、“Ｌ”の入力のと
きのみ“Ｈ”となり、Q11のゲートは、φ１、
Vccの電位が低いときにオンとなる。）したがつ
てADSは常にA0用の単なる論理ゲートとして働
くだけである。一方MAからのD0′はDBによつ
て、正常なTTLレベルのD0となつて外部に出力
する。またメモリ（CHIP）が良品かどうかをテ
ストする場合にはVccを０にし、D0は無効端子と
し、その代りにADS内のQ11はφ１を負論理の
“１”にすることによつて導通するから、ADSは
MAからの出力D0′とMAに入力するアドレスA0
を、切り換える働きをする。
のD0バツフア回路で、実使用時には常にQ9，Q10
のいずれかがオンになる動作をする。ADSはこ
れまで説明してきたように、MAからのデータ出
力D0′とアドレス信号を切り換える回路である。
通常の実使用時間にはVcc＝5Vであるから、φ１
がオンとなつてもQ11のゲートは低電圧（Ｎ−
MOSの例）であるためにQ11はオフとなる。（こ
こでは、負論理を採用しており、NANDへの入力
が論理“１”、“１”のときのみ出力が“０”した
がつて、電位としては、“Ｌ”、“Ｌ”の入力のと
きのみ“Ｈ”となり、Q11のゲートは、φ１、
Vccの電位が低いときにオンとなる。）したがつ
てADSは常にA0用の単なる論理ゲートとして働
くだけである。一方MAからのD0′はDBによつ
て、正常なTTLレベルのD0となつて外部に出力
する。またメモリ（CHIP）が良品かどうかをテ
ストする場合にはVccを０にし、D0は無効端子と
し、その代りにADS内のQ11はφ１を負論理の
“１”にすることによつて導通するから、ADSは
MAからの出力D0′とMAに入力するアドレスA0
を、切り換える働きをする。
この実施例の考え方は、たとえば第６図のよう
に、チツプ内を４個のサブメモリアレーMA0〜
MA3に分けて、各メモリアレーMA0〜MA3から
の出力D00′〜D03′を並列処理して、テスト時間を
短縮する場合に有効である。すなわち、通常使用
する場合には、４個の出力D0′〜D3′の中で、２個
のアドレス信号を用いたデコード機能をもつDS
で選択された１個のデータ出力D0を利用する。
一方LSIをテストする場合にはVccを0Vにして、
アドレスピンと共用した４個のデータ出力D0′〜
D3′を利用する。
に、チツプ内を４個のサブメモリアレーMA0〜
MA3に分けて、各メモリアレーMA0〜MA3から
の出力D00′〜D03′を並列処理して、テスト時間を
短縮する場合に有効である。すなわち、通常使用
する場合には、４個の出力D0′〜D3′の中で、２個
のアドレス信号を用いたデコード機能をもつDS
で選択された１個のデータ出力D0を利用する。
一方LSIをテストする場合にはVccを0Vにして、
アドレスピンと共用した４個のデータ出力D0′〜
D3′を利用する。
以上からデータ入出力信号と、アドレスピンを
共用することによつて所要ピン数が減少でき、
LSIパツケージの所要ピン数も減少する結果、ユ
ーザにおける実装密度が向上することは自明であ
る。なお、データ信号をアドレス信号以外の他信
号とで共用できることも自明である。また第４，
５，６図ではアドレス信号とD0のみを共用した
が、第３図からも明らかなように、アドレス信号
とＤi、あるいはアドレス信号とＤiとD0を共用で
きる。
共用することによつて所要ピン数が減少でき、
LSIパツケージの所要ピン数も減少する結果、ユ
ーザにおける実装密度が向上することは自明であ
る。なお、データ信号をアドレス信号以外の他信
号とで共用できることも自明である。また第４，
５，６図ではアドレス信号とD0のみを共用した
が、第３図からも明らかなように、アドレス信号
とＤi、あるいはアドレス信号とＤiとD0を共用で
きる。
第１図は従来例、第２図〜第６図はデータ入出
力を他の機能のピンと共用した本発明の実施例。 符号の説明、CHIP：チツプ、SA：センスアン
プ、MA，MA0〜MA3：メモリアレー、Ｖ：電源
電圧、DS：サブアレーからのデータ出力D00〜
D03の中の１個のデータだけを、アドレス信号を
用いて選択的に出力する回路。
力を他の機能のピンと共用した本発明の実施例。 符号の説明、CHIP：チツプ、SA：センスアン
プ、MA，MA0〜MA3：メモリアレー、Ｖ：電源
電圧、DS：サブアレーからのデータ出力D00〜
D03の中の１個のデータだけを、アドレス信号を
用いて選択的に出力する回路。
Claims (1)
- １ 単一チツプ上に複数のメモリセルを有するメ
モリーアレーと、複数のアドレス端子と複数の情
報の入力若しくは、出力端子を有し、上記複数の
アドレス端子のうち少なくとも２つを、上記入力
若しくは出力端子として共用し、かつその制御は
チツプ内部で発生させた信号であり、上記アドレ
ス端子と上記入力若しくは出力端子とを上記信号
に基づいて切替える手段とを有するメモリにおい
て、上記入力若しくは出力端子、上記アドレス端
子、及び両者を共用した端子は上記単一チツプに
設けられてなることを特徴とするメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164119A JPS6150280A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164119A JPS6150280A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10669176A Division JPS5332634A (en) | 1976-09-08 | 1976-09-08 | Memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6150280A JPS6150280A (ja) | 1986-03-12 |
| JPS6242359B2 true JPS6242359B2 (ja) | 1987-09-08 |
Family
ID=15787109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164119A Granted JPS6150280A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150280A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304553A (ja) * | 1992-04-08 | 1993-11-16 | Nec Corp | ハンドセット筐体構造 |
| JP2009043409A (ja) * | 2008-10-24 | 2009-02-26 | Elpida Memory Inc | 半導体記憶装置のテスト方法及び製造方法並びに半導体ウェハ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6396797A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| US9262326B2 (en) * | 2006-08-14 | 2016-02-16 | Qualcomm Incorporated | Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem |
-
1985
- 1985-07-26 JP JP60164119A patent/JPS6150280A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304553A (ja) * | 1992-04-08 | 1993-11-16 | Nec Corp | ハンドセット筐体構造 |
| JP2009043409A (ja) * | 2008-10-24 | 2009-02-26 | Elpida Memory Inc | 半導体記憶装置のテスト方法及び製造方法並びに半導体ウェハ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6150280A (ja) | 1986-03-12 |
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