JPH0212700A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、アクセス時間の損失なしにワード線冗長構成
を実現するメモリ装置に関する。

Ｂ、従来技術 ワード線の冗長構成を利用してメモリ・アレイの歩留り
を高めることは、半導体業界全体で広く行なわれている
。ワード線冗長構成が魅力あるものとなるには、アクセ
ス時間などのチップ性能、必要電力またはサイズに大き
な影響を与えないものでなければならない。

１９８２年１２月２１日発行のタケマエの米国特許第４
３８５３１９号は、２種類のデコーダとドライバ、すな
わち、入ってくるアドレスが欠陥アドレスであるかどう
かを判定するＦＲＯＭデコーダ、冗長アレイをドライブ
する冗長ドライバ、行アドレス・デコーダ、及び主メモ
リ・セル・マトリックスをドライブするドライバを利用
することによって冗長構成を実現している。タケマエの
米国特許の第１の実施例（第１図）は、スイッチ７が高
電流を処理するために大きくなければならないので、ア
クセス時間と半導体空間の損失をもたらす点で不都合で
ある。第２の実施例では（第２図と第４図）、大型スイ
ッチ７（第１図）の代りに複数のＡＮＤゲーデーｏ−Ｄ
８３が使用されている。しかし、メモリＩＩが依然とし
てアクセス時間（すなわち、ＡＮＤゲート）の損失とＡ
ＮＤゲーデーｏ−Ｄｅｔ３の合計面積が依然として大き
いことによる半導体空間の損失を被っているので、これ
は大した改良ではない。第３の実施例（第５図ないし第
１０図）は、それぞれデコーダ９とドライバ１０の活動
化を制御するＡＮＤゲーデー９１−Ｄ９４　（第６図）
及びＡＮＤゲーデーｏ−Ｄ３（第８Ａ図）が組み込まれ
ているためにＡＮＤゲート遅延が導入されるので、アク
セス時間の損失を被る。

１９７３年８月１４日発行のスミラス （Ｓｕｍｉ　Ｉａｓ　）等の米国特許第３７５３２４４
号は、メモリ・チップ上にメモリ・セルの追加線を、欠
陥のあるアドレス記憶域、及びセルの欠陥線を動作不能
にしそれをメモリ・セルの追加線と交換するための比較
回路と一緒に配置することによって冗長構成を実現して
いる。

インテル２１６４Ａ　　６４Ｋ　　ＤＲＡＭは、使用中
のワード線が正規ワード線でも冗長ワード線でも、アク
セス時間が同じメモリ装置の代表である。しかし、この
製品は、チップのタイミングが冗長修復が可能となるよ
うにセット・アップされているため、ワード線冗長構成
で修復されてもそうでな（ても、常にアクセス時間の損
失による影響を受ける。具体的には、冗長ワード・デコ
ーダが入りアドレスとの一致を検出した後、障害のある
ワード線のワード・デコーダを選択解除しなければなら
ないので、チップ性能が遅くなる。−炊が検出されると
、選択解除生成機構が始動して正規ワード・デコーダの
行全体を選択解除する。障害のあるワード線ワード・デ
コーダが選択解除された後、ワード線ドライブが動作可
能になる。２１６４Ａに関するさらに詳しい説明は、「
インテル適用例の説明（Ｉｎｔｅｌ　Ａｐｐｔｉｃａｔ
ｉｏｎＤｅｓｃｒｉｐｔｉｏｎ）　Ｊ　ＡＰ−１３Ｌ　
ｐｌ）、　　１４−１６、及びｒｉ２１８４Ａの分析（
＾ｎａｌｙｓｉｓ　ｏｆｔｈｅ　１２１６４Ａ）　Ｊ　
Ｍ　ｏ　ｓ　ａ　ｉ　ｄ社、ｐ、５、ｐｐ。

４１−５２．１９８２年４月に出ている。さらに、ＩＢ
Ｍには同様な方法を利用する７２ｋ　　ＤＲＡＭがある
ことに注意されたい。

ベル研究所の６４Ｋ　　ＤＲＡＭ　（Ｒ，Ｔ、スミス（
Ｓｍｉｔｈ）　、Ｊ　、　Ｄ、クリパーラ（Ｃｈｌｉｐ
ａｌａ）、Ｊ、Ｆ、Ｍ、ビンデルス（Ｂｉｎｄｅｌｓ）
　、Ｒ，Ｇ−ネルソン（Ｎｅｌｓｏｎ）　、　Ｆ、　Ｈ
，フィー／シャー（Ｆｉｓｃｈｅｒ）　、Ｔ、　Ｆ、マ
ンノ（Ｍａｎｔｚ）　、ｒ　８４Ｋ　　ＤＲＡＭのレー
ザ・プログラマブル冗長構成及び歩留りの改善（Ｌａｓ
ｅｒ　ＰｒｏｇｒａｍｍａｂｌｅＲｅｄｕｎｄａｎｃｙ
　　ａｎｄ　　Ｙｉｅｌｄ　　Ｉｍｐｒｏｖｅｍｅｎｔ
　　ｉｎ　　ａ　　６４ＫＤＲＡＭ）　Ｊ　、ＩＥＥＥ
　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−ＳｔａｔｅＣｉ
ｒｃｕｉｔｓｓ　　Ｖｏ　　１．　５Ｃ−１６、Ｎｏ、
　　５、ｐｐ。

５０Ｂ−５１４，１９８１年１０月に記載）、及び２５
ｆ３Ｋ　　ＤＲＡＭ　ＣＧ、Ａ、　ベネヴイット（Ｂｅ
ｎｅｖｉｔ）　、Ｊ　、　Ｍ、カサード（Ｃａｓｓａｒ
ｄ）　、Ｋ。

Ｊ、デイムラ−（Ｄｉｍｍｌｅｒ）　、Ａ、　Ｃ，ダン
ブリ（Ｄｕｍｂｒｉ）　、Ｍ、　Ｇ、マウンド（Ｍｏｕ
ｎｄ）　、Ｆ　。

Ｊ、ブロシク（Ｐｒｏｃｙｋ）　、Ｗ、　Ｒ，ｏ−ゼア
　’７ヴアイク（Ｒｏｓｅｎｚｗｅｉｇ）　、Ａ、　Ｗ
、ヤノフ（Ｙａｎｏｆ　）、ｒ２Ｓｅｌｆ的ランダム・
アクセス・メモリ（Ａ２Ｓ６ｋ　Ｄｙｎａｍｉｃ　Ｒａ
ｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）　Ｊ　）ＩＥ
ＥＥＪｏｕｒｎａｌ　ｏｒ　５ｏｌｉｄ−Ｓｔａｔｅ　
Ｃ１ｒｃｕｉｔｓｓ　Ｖ　ｏ　ｌ　、　５Ｃ−Ｌ７、Ｎ
ｏ、５、ｐｌ）、８５７−８６１．１９８２年１０月に
記載）は、ワード線ピッチ上にレーザ溶融冗長構成を用
いることにより、アクセス時間に対する影響のないワー
ド線冗長溝成を実現している。欠陥ワード線は、ワード
線のプログラマブル結合を壊せば永久に断線されるため
、アクセス時間の損失は発生しない。この冗長構成の方
法は、現在及び将来の高密度メモリ製品に関するより厳
しい設計規則によりワード線ピッチが縮小しているので
、不都合である。その結果、今日のレーザ・プログラミ
ング・システムで得られる以上のレーザ・スポット・サ
イズ及びレーザ光線位置の精度が要求される。すなわち
、レーザ溶融冗長構成は、レーザ技術の現在のレベルで
は、オフ・ワード線ピッチ法、すなわちワード線ピッチ
を増加させなければならないためにメモリ・チップ・サ
イズの増大が必要となる点で不都合である。

ＩＢＭ　　３２Ｋ　　ＤＲＡＭ（Ｂ、Ｆ、フイッツジェ
ラルド（Ｆｉｔｚｇｅｒａｌｄ）及びＥ、Ｐ、）−マ（
Ｔｈｏｍａ　）、「生産性向上のためのＲＡＭ上での溶
融冗長アドレスの回路による実施（ＣｉｒｃｕｉｔＩｍ
ｐｌｅｍｅｎｔａｔ４ｏｎ　ｏｆ　Ｆｕｓｉｂｌｅ　Ｒ
ｅｄｕｎｄａｎｔＡｄｄｒｅｓｓｅｓ　ｏｎ　ＲＡＭ５
　ｆｏｒ　ＰｒｏｄｕｃｔｉｖｉｔｙＥｎｈａｎｃｅｍ
ｅｎｔ）　Ｊ　１１ＢＭ　Ｊｏｕｒｎａｌ　ｏｆ　Ｒｅ
５ｅａｒｃｈ　ａｎｄＤｅｖｅｌｏｐｍｅｎｔｌＶ　ｏ
　ｌ　、　２４％　Ｎ　ｏ　、　３、ｐｐ。

２９１−２９５．１９８０年５月に記載）は、冗長ワー
ド線用に別々のセンス増幅器列を追加することにより、
アクセス時間の損失なしにワード線冗長構成を実現して
いる。冗長ワード線と欠陥ワード線が並列に動作し、か
つ正規センス増幅器に対する冗長センス増幅器の選択が
検出動作中に行なわれるので、アクセス時間の損失は生
じない。この方法は、冗長ワード線に沿った各ビット線
ごとに追加ラッチが必要なため、チップのサイズがかな
り増加する点で不都合である。

同様に、Ｒ，Ｐ、センカー（Ｃｅｎｋｅｒ）　、Ｄ、　
　Ｇ。

クレモンス（Ｃｌｅｍｏｎｓ）　、Ｗ、　Ｒ，ツーバー
（Ｈｕｂｅｒ）　、Ｊ　−Ｂ、ペトリッツィ（Ｐｅｔｒ
ｉｚｚｉ）、Ｆ、Ｊ、プロシフ、Ｇ、Ｍ、）ラウド（Ｔ
ｒｏｕｔ）、「障害耐性６４に動的ランダム・アクセス
・メモリ　（Ａ　　Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ　　
６４Ｋ　　Ｄｙｎａｍｉｃ　　ＲａｎｄｏｍＡｃｃｅｓ
ｓ　Ｍｅｍｏｒｙ）　１１ＥＥＥ　Ｔｒａｎｓａｃｔｉ
ｏｎｓ　ｏｎＥｌｅｃｔｒｏｎ　ＤｅｖｉｃｅｓｌＶｏ
　ｌ　、　ＥＤ−２６、Ｎｏ。

６．１９７９年６月には、アクセス時間の損失はないが
、各冗長デコーダ及び非冗長デコーダ内に動作不能化用
ヒユーズを設けることが必要なため、必要なチップ面積
がかなり増加する、ワード冗長技術が教示されている。

Ｂ、Ｆ、フィッツジェラルド及びり、Ｗ、クメラー（に
ｅ＋＊ｅｒｅｒ）　、ｒ高性能ワード冗長構成をもつメ
モリ・システム（Ｍｅｍ＋ｏｒｙ　５ｙｓｔｅ＋ａ　Ｗ
ｉｔｈＨｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ　Ｗｏｒｄ　
Ｒｅｄｕｎｄａｎｃｙ）　Ｊ　、ＩＢＭＴｅｃｈｎｉｃ
ａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎｓ　Ｖ
　ｏ　ｌ　、　１９１Ｎｏ、５．１９７６年１０月には
、独立アレイ中の正規行及び冗長行にアクセスすること
により、アクセス時間の損失がないワード冗長構成を実
施することが記載されている。良好なデータの選択はデ
ータ・アウト・バッファで行なわれる。

上記の各方法は半導体製造技術の重要な進歩であるが、
上記の欠点なしに、すなわち、アクセス時間の損失やチ
ップ・サイズ及び必要電力に対する大きな影響なしに、
ワード線冗長構成をもたらすことができるメモリ装置と
方法が依然として求められている。

Ｃ１開示の概要 本発明は、上記の必要性を溝足させるユニークな方法を
具体化したメモリ装置と方法を提供する。

具体的には、本発明は、アクセス時間の損失のないワー
ド線冗長構成を実施するための半導体メモリ装置及び方
法を提供する。冗長ワード・デコーダは、入ってくるア
ドレス信号をプログラミングされた欠陥アドレスと比較
し、比較の結果に応じて、少なくとも１つの比較信号を
生成し、少なくとも１本の冗長ワード線に沿った冗長ド
ライブ信号の伝播（伝達）を制御する。主トリガ手段は
、比較信号を受は取り、それに応じて、主ワード線ドラ
イバの起動をトリガする。主ワード線ドライバと冗長ワ
ード・デコーダは、比較信号の相反する杖態に応答し、
特定の比較信号に対して、主ドライバ信号と冗長ドライ
バ信号のうちの一方だけがメモリ・アレイに印加される
ようにする。

したがって、本発明の重要な一目的は、アクセス時間の
損失のないワード線冗長構成をもたらすメモリ装置を提
供することにある。

本発明の第２の目的は、メモリ・チップのサイズに余り
影響を及ぼさずにワード線冗長構成をもたらすメモリ装
置を提供することにある。

本発明の第３の目的は、メモリ・チップの必要電力に余
り影響を及ぼさずにワード線冗長構成をもたらすメモリ
装置を提供することにある。

本発明の他の目的は、単純だが新規なタイミング回路構
成によってワード線冗長構成をもたらすメモリ装置を提
供することにある。

本発明の他の目的は、タイミング信号遷移が最小数のワ
ード線冗長動作をもたらすメモリ装置を提供することに
ある。

Ｄ、実施例 第１に、図面に関して重要な点を１つ指摘しておく。本
発明の重要な利点を示すためにいくつかのタイミング図
を使用するが、それらのタイミング図には、回路構成要
素に入力される信号とそれに応答して生成される出力信
号がしばしば示しである。ある装置からの出力信号は、
その装置への信号の入力と同時に生成されるものとして
示しである場合が多い。これらの装置に固有の時間遅延
は、図面を簡単にして本発明の重要な時間節約特性を強
調するために、無視し、図面から省略しである。また、
本発明の利点を理解し易くするために、第２Ａ図及び第
３Ａ図の構成の従来構造について説明し、その後に、第
１Ａ図の本発明の実施例について説明する。

第２Ａ図及び第２Ｂ図ないし第２Ｇ図の各々は、メモリ
装置の単純化した回路図及びタイミング図であり、不利
な冗長方式を示すために使用する。

このメモリ装置は、主メモリ・アレイ１００と冗長メモ
リ・アレイ１０２から成るメモリ構造９９を含む。図示
してないが、メモリ構造９９のメモリ・ワード線（以下
で説明する）は、さらに、メモリ構造９９の個々のメモ
リ・セル（図示せず）に記憶されたメモリ値を検出し、
増幅し、出力するサポート回路に接続されている。

個々のメモリ・セルは通常、対称な行及び列に配列され
、各メモリ・セルは関連するワード線によってアクセス
可能である。第２Ａ図のワード線は、広い矢印でまとめ
て表わされ、主メモリ・ワード線１１０と冗長メモリ・
ワード線１１２の２つのグループに分割されている。主
メモリ・ワード線１１０は、主ワード・デコーダ１２０
から発し、冗長メモリ・ワード線１１２は冗長ワード・
デコーダ１２２から発する。主ワード・デコーダ１２０
と冗長ワード・デコーダ１２２は、アドレス線１５０に
沿ってアドレス入力を受は取り、それぞれ線１３１と１
３３に沿ってワード線ドライブ信号を受は取る。

ワード・デコーダは鉄道の線路切替え操作に似ている。

すなわち、ワード・デコーダは、入ってくるアドレス信
号を処理し利用して、入ってくるワード線ドライブ信号
をそのアドレスに関連する特定のワード線に適切に送る
。主ワード・デコーダ１２０と冗長ワード・デコーダ１
２２に対するワード線ドライブ信号は、元来それぞれ、
主ワード線ドライバ１４０と冗長ワード線ドライバ１４
２から発する。

第２Ａ図のメモリ装置の望ましい動作では、アドレス信
号がまず線１５０に沿って供給される。

主ワード・デコーダ１２０と冗長ワード・デコーダ１２
２はこれらのアドレス信号を受は取って処理し、切替え
動作を実行する。生成されたワード線ドライブ信号は、
ワード・デコーダの切替え動作によって、（アクセスす
べき）メモリ・セルに関連する適切なワード線を選択す
る。

実際には、ワード線ドライブ信号に関してメモリ装置の
動作にタイミング上の制約が課される。

このタイミング上の制約が発生するのは、ワード・デコ
ーダがすべて、その切替え動作が、アドレス信号を受は
取った後に「整定（あるいは、特定、決定、または、設
定）」または実行されたものとして保証できるまでに、
固有の回避できない遅延時間を宵するためである。この
切替え動作の最悪の場合の整定時間は、第２Ｂ図ではｒ
ＤｓＴＪ　　（デコーダ整定時間）として概略的に表わ
されている。

すなわち、アドレス信号が時間１＝０でワード・デコー
ダに達する場合、ＤＳＴは、ワード・デコーダの切替え
動作が完了したものとして保証できる時間を示す。

主ワード・デコーダの実際の整定時間に正確に対応する
信号を同期させ生成させるため、この冗長方法では、さ
らに基本的主ワード・デコーダ回路の特性と厳密に一致
する回路特性をもつ整定回路１７０を含む。

整定回路は、５ＴＬＤ　（整定）信号を出力するために
次のように構成される。メモリ動作の前に、ＦＥＴトラ
ンジスタＴ３と信号φＲを用いてノードＮ１がＶｄｄに
事前充電される。以下で説明するインバータ／バッファ
回路の動作をトリガするのに必要な高−低５ＴＬＤ信号
の生成を保証するために、アドレッシング・グループＡ
　Ｘ　Ｎ　Ｒ＋、Ｃ１またはＴｘ１Ｒ２、Ｃ２は、その
ノードを接地するためあらゆるメモリ・サイクルでＦＥ
Ｔ）ランジスタＴ１またはＴ２のどちらか一方を活動化
させるように配列されている。その結果、整定回路はそ
の信号生成機能専用となり、あらゆるメモリ・サイクル
で、この回路は第２Ｃ図に示される時間ＤＳＴに正確に
対応する時間に高−低信号５ＴＬＤ　（整定）を出力す
る。

信号５ＴＬＤは、線１７１に沿ってバッファ／インバー
タ回路１６０と１６２の当該入力端に供給される。その
入力端への５ＴＬＤ信号の到着に応答して、当該の各バ
ッファ／インバータ回路１６０．１６２は、以下に示す
ようにＥＮＡＢＬＥ信号を生成し出力する。線１７１に
沿って受は取った５ＴＬＤ信号の高論理レベル部分の印
加中に、ＦＥＴ）ランジスタＴ１３はオンになり、ノー
ドＮ２を低論理接地レベルに宵効に接続しロックする。

５ＴＬＤ信号の高−低遷移は信号φＰの印加に続く時間
に発生することが好ましいが、その発生時に、トランジ
スタＴ１３はオフになる。ＦＥＴトランジスタＴ１０な
いしＴ１２とコンデンサＣＩＯの配列は、ノードＮ２が
迅速にＶｄｄまで充電されるようになっている。その結
果、バッファ／インバータは低−高遷移するＥＮＡＢＬ
Ｅ信号（第２Ｄ図）を出力する。

バッファ／インバータ１６０からのＥＮＡＢＬＥ信号は
、線１６１を介して主ワード線ドライバ１４０のトリガ
入力端に印加され、バッファ／インバータ１６２からの
ＥＮＡＢＬＥ信号は、線１６３を介して冗長ワード線ド
ライバ１４２のトリガ入力端に印加される。ＥＮＡＩ３
ＬＥ信号に応答して、主ワード線ドライバ１４０と冗長
ワード線ドライバ１４２はワード線ドライブ信号ＷＤＳ
（第２Ｅ）を生成し、それぞれ線１４１と１４３に沿っ
て出力する。

第２Ｃ図及び第２Ｄ図で、５ＴＬＤ信号の遷移の少し後
までＥＮＡＢＬＥ信号は生成されないことに留意された
い。この「バッファ／インバータ遅延」時間ＴＢｏは、
バッファ／インバータ・ゲートがその動作の結果を実行
し出力できる以前に発生する固有の回避できない遅延で
ある。

メモリ構成要素の製造中のある時点で、主メモリ・アレ
イ１００の欠陥の有無を検査する。主メモリ・アレイの
（当該の主メモリ・ワード線に沿って定義される）各欠
陥部分が、冗長アレイ１０２の（当該の冗長メモリ・ワ
ード線に沿って定義される）良好な部分と交換される。

これを実現するため、欠陥のある各主メモリ・ワード線
のアドレスが冗長ワード・デコーダに（レーザ溶断ヒユ
ーズ、電気溶断ヒユーズなどによって）プログラミング
され、冗長アレイ中の独自の代替ワード線に関連付けら
れる。冗長ワード・デコーダは、入ってくるアドレス信
号をプログラミングされた欠陥アドレスと比較し、−散
が判明した場合、冗長ワード・デコーダはその切替え動
作を実行して、適切な冗長ワード線を代わりに選択する
。

冗長構成を使用し、欠陥のある主メモリ・ワード線のア
ドレスで冗長ワード・デコーダ１２２をプログラミング
することにより、主メモリ装置に第２の制約が課される
。入ってくるアドレスが欠陥アドレスである場合、主ワ
ード・デコーダ１２０と冗長ワード・デコーダ１２２は
同時に動作して、同じアドレスを使って主メモリ・ワー
ド線１１０と冗長メモリ・ワード線１１２を選択する。

上記のように、メモリ構造９９のメモリ・ワード線は、
個々のメモリ・セル（図示せず）に記憶されたメモリ値
を検出し、増幅し、出力する追加のサポート回路（図示
せず）に接続される。具体的には、主メモリ・アレイ１
００と冗長メモリ・アレイ１０２はこうした追加サポー
ト回路に接続され、それを共用する。したがって、特定
の時点で主メモリ・アレイ１００と冗長メモリ・アレイ
１０２の一方だけが活動状態になるように特別の手段を
講じなければならない。すなわち、主メモリ・アレイ１
００と冗長メモリ・アレイ１０２からのワード線が同時
に活動化された場合、追加サポート回路が２つの異なる
メモリ位置からの出力を受は取るので、曖昧な結果や短
絡などが発生する。

第２Ａ図のメモリ装置は、追加の回路構成を利用するこ
とによってワード線の衝突を回避している。

冗長ワード・デコーダ１２２は、入ってくるアドレスを
冗長ワード・デコーダにプログラミングされた欠陥アド
レスと比較し、入ってくるアドレスが欠陥のある主ワー
ド線アドレスを表わすかどうかを示す信号ＲＡ（冗長ア
ドレス）を出力するように構成されている。この冗長信
号（第２Ｆ図）は、通常、冗長ワード・デコーダ１２２
が良好なアドレスを受は取ったとき低論理レベル電圧と
して、また冗長ワード・デコーダ１２２が欠陥アドレス
を受は取ったときは高論理レベル電圧として出力される
。さらに、半導体技術の現状では、冗長ワード・デコー
ダ１２２が、主ワード・デコーダから信号５ＴＬＤが出
力されるより早い時間に、または同時に信号ＲＡを出力
するように構成できることに留意されたい。すなわち、
信号ＲＡは、信号５ＴＬＤの出力と同時のｔ＝ｓ　（第
２Ｆ図参照）に、または信号５ＴＬＤの出力より早いｔ
＝ｑ及びｔ＝ｒに出力できる。

信号ＲＡを利用してメモリ・ワード線の衝突を回避する
ため、第１の論理デー）１３０が主ワード・デコーダ１
２０と主ワード線ドライバ１４０の間に配置され、第２
の論理ゲート１３２が冗長ワード・デコーダ１２２と冗
長ワード線ドライバ１４２の間に配置されている。

第１の論理ゲート１３０は、主ワード線ドライバ１４０
の出力線１４１に対応する第１の入力と、冗長ワード・
デコーダ１２２からの出力線１２３に対応するゲート入
力をもつ。第２の論理ゲート１３２は、冗長ワード線ド
ライバ１４２の出力線１４３に対応する第１の入力と、
冗長ワード・デコーダ１２２からの出力線１２３に対応
するゲート入力をもつ。第１の論理ゲート１３０の出力
線１３１と第２の論理ゲート１３２の出力線１３３は、
それぞれ主ワード・デコーダ１２０と冗長ワード・デコ
ーダ１２２に接続されている。メモリ装置のこの部分の
動作は、以下の通りである。

入ってくるアドレスをプログラミングされた欠陥ワード
線アドレスと比較した後、冗長ワード・デコーダ１２２
は、入ってくるアドレスが欠陥ワード線アドレスを表わ
すかどうかを示す信号ＲＡを出力する。この信号は、線
１２３に沿って第１及び第２の論理ゲート１３０と１３
２の入力端に伝播される。第１の論理ゲート１３０は低
論理レベル信号に対応するように構成され、第２の論理
ゲート１３２は高論理レベル信号に対応するように構成
されているので、第１及び第２の論理ゲート１３０と１
３２の一方だけが所定の信号ＲＡに対して「オン」に選
択される。

トリガ入力にＥＮＡＢＬＥ信号が到来すると、主ワード
線ドライバ１４０と冗長ワード線ドライバ１４２の両方
がドライブ信号を生成する。しかし、第１及び第２の論
理ゲート１３０と１３２の一方だけが所定の時間に「オ
ン」に選択されるので、ドライブ信号の一方だけが、主
ワード・デコーダ１２０または冗長ワード・デコーダ１
２２を介してそれぞれ主メモリ・アレイ１００または冗
長メモリ・アレイ１０２に達することができる。すなわ
ち、１つのワード線だけがメモリ構造９９中で選択され
、したがって、第２Ａ図のメモリ装置はワード線の争奪
を回避することがわかる。

次に、第２Ａ図に関して論理ゲート１３０と１３２の好
ましい構成について説明する。トランジスタＴ３２とＴ
、３３はインバータ構成に接続されている。線１２３に
沿った信号ＲＡが、トランジスタＴ３３のゲートに入力
され、インバータ構成の結果として、信号ＲＡの補信号
がノードＮ３０に現われる。ノードＮ３０は、トランジ
スタＴ３１を介してトランジスタＴ３０のゲートに接続
されている。ｉ・ランジスタＴ３１のゲートはＶｄｄに
接続されている。このように接続されたトランジスタＴ
３０は、信号ＲＡとは逆の関係で入力線１４１から出力
線１３１へのドライブ信号の伝播を阻止したり可能にす
るゲーティング・トランジスタとして動作する。具体的
には、メモリ装置は、線１２３に沿った信号ＲＡが低論
理レベルの値であるとき、トランジスタＴ３０が通常、
ドライブ信号を通過させるように構成されている。

第１の論理ゲート１３０とは対照的に、第２の論理ゲー
ト１３２は、トランジスタＴ４０を介してゲーティング
・トランジスタＴ４１に信号ＲＡを直接印加させる。ト
ランジスタＴ４０は、ゲート端子がＶｄｄに接続されて
いる。そのように接続されたトランジスタＴ４１は、信
号ＲＡと同シ関係で入力線１４３から出力１ｉ１１３３
へのドライブ信号の伝播を阻止したり可能にしたりする
ゲーティング・トランジスタとして動作する。具体的に
は、メモリ装置は、線１２３に沿った信号ＲＡが低論理
レベルの値にあるとき、トランジスタＴ４１が通常、冗
長ドライブ信号の伝播を、すなわちドライブ時間を阻止
するように構成されている。

上記の結果として、第１と第２の論理ゲート１３０と１
３２は、信号ＲＡの相反する論理値に対応することがわ
かる。

第２Ａ図の従来構造のメモリ装置は、アクセス時間の損
失がある点で不都合である。冗長ワード・デコーダ１２
２が信号ＲＡ（第２Ｆ図）を出力し、主ワード線ドライ
バ１４０または冗長ワード線ドライバ１４２がドライブ
信号ＷＤＳ（第２Ｄ図）を出力する時点で、第１または
第２の論理ゲート１３０．１３２の一方に対する両方の
入力が正確な論理値にあり、論理ゲートの一方を活動化
させる。すなわち、この時間（ｔ＝ｕ）に、第１及び第
２のゲート１３０または１３２の一方がオンになり、ド
ライブ信号をワード・デコーダを介して伝播させる。し
かし、あらゆる半導体論理ゲートは、論理ゲートがその
論理動作を実行し出力端子がその動作結果を反映するま
でに不回避的に発生する固有の遅延時間をもつ。すなわ
ち、第２Ｇ図では、遅延ワード・ドライブ信号ＤＷＤＳ
が時間ＴＧＤだけ遅延されて、時間ｔ＝ｘに論理ゲート
から出る。このゲート遅延ＴＧＤがどんなに小さくとも
、メモリ装置のアクセス時間を増加させる効果をもつ。

この進んだ超高速半導体メモリの時代には、メモリ・ア
クセス時間は決定的に重要である。したがって、不必要
なアクセス時間の損失をすべて除去することが望ましい
。

第３Ａ図は、第２Ａ図のメモリ装置の別のやはり不利な
変形である。この場合論理ゲート２３０．２３２はそれ
ぞれ、整定回路１７０からワード線ドライバ１４０．１
４２への５ＴＬＤ信号の伝達を制御するように構成され
ている。

具体的には、両方の論理ゲート２３０と２３２は、第１
の入力端が線１７１から信号５ＴＬＤを受は取るように
接続され、ゲート入力端が線１２３から信号ＲＡを受は
取るように接続されている。

論理ゲート２３０と２３２の構成及び動作はそれぞれ論
理ゲート１３０と１３２と同じなので、その詳細な記載
は省略する。論理ゲート２３０と２３２の出力は、それ
ぞれバブファ／インバータ回路１８０，１６２に接続さ
れている。次に第３Ａ図のメモリＨｒａの動作について
説明する。

時間ｔ＝０（第３Ｂ図）で入ってくるアドレス信号を受
は取ると、主ワード・デコーダ１２０の切替え動作は時
間ＤＳＴ　（、デコーダ整定時間）で確定し、整定回路
１７０は信号５ＴＬＤ　（第３Ｃ図）を出力する。冗長
ワード・デコーダ１２２は入ってくるアドレス信号を受
は取り、整定して、プログラミングされた欠陥アドレス
と比較した後で、信号ＲＡ（冗長アドレス）を出力する
（第３Ｆ図）。

第３Ｃ図と第３Ｆ図を見るとわかるように、時間ｔ＝ｓ
で、信号５ＴＬＤとＲＡの両方が論理ゲート２３０と２
３２の入力端で得られる。第１の論理ゲート１３０は低
論理レベル信号に応答するように構成され、第２の論理
ゲート１３２は高論理レベル信号に応答するように構成
されているので、論理ゲート１３０と１３２の一方だけ
が所定の信号ＲＡに対して「オン」に選択される。その
結果、特定の時間にワード線ドライバ１４０と１４２の
どちらか一方だけがワード線ドライブ信号を生成するの
で、第３Ａ図のメモリ装置はワード線の争奪を回避する
。

第３Ａ図のメモリ装置は、第２Ａ図のメモリ装置と同じ
欠点をもつ。半導体論理ゲート２３０と２３２の固有の
ゲート遅延ＴＧＤのため、Ｄ−８ＴＬＤ　（遅延整定）
信号（第３Ｄ図）は、時間ｔ＝Ｗまで、活動化された論
理ゲート２３０または２３２から出力されない。Ｄ−８
ＴＬＤ信号がバッファ／インバータ１６０または１６２
の入力に達すると、追加のバッファ遅延ＴＢＤ　（前述
）も生じる。その結果、遅延ＥＮＡＢＬＥ信号Ｄ−ＥＮ
ＡＢＬＥ　（第３Ｅ図）は時間ｔ＝ｘまでバッフ１／イ
ンバータから出力されず、したがって遅延ワード線ドラ
イブ信号ＤＷＤＳ（第３Ｇ図）は、時間ｔ＝ｘまで主ワ
ード線ドライバ１４０または冗長ワード線ドライバ１４
２から生成されない。この場合も、ゲート遅延ＴＧＤは
どんなに小さくても、メモリ装置のアクセス時間を増加
させる効果がある。この進んだ超高速半導体メモリの時
代には、メモリ・アクセス時間は決定的に重要である。

したがって、半導体メモリ製品のアクセス時間を最適化
するために、不必要なアクセス時間の損失をすべて除去
することが望ましい。

第１Ａ図は、前述の論理ゲート遅延ＴＧＤなしに効果的
に冗長構成をもたらす独自の冗長構成をもつ好ましいメ
モリ装置を示す。

第１Ａ図で、前述の回路構成要素と等しい構成の回路構
成要素には同じ参照番号をつけ、説明を省略する。ここ
では、主ワード・デコーダ２２０と冗長ワード・デコー
ダ２２２の回路をより詳しく示す。しかし、これらの回
路の動作は当業者なら容易に理解できるものなので、詳
しい説明は行なわない。さらに、説明を明瞭かつ容易に
するために、主ワード・デコーダ２２０と冗長ワード・
デコーダ２２２には、２本のワード線ＷＬ１とＷＬ２及
び２本の冗長ワード線ＲＷＬＩとＲＷＬ２のみを示す。

しかし、本発明は多数の正規ワード線及び冗長ワード線
に容易に拡張できることを理解されたい。

回路の冗長部分のインバータ／バッファ１６２は、前述
のインバータ／バッファと同じである。

しかし、回路の主メモリ部分のバッファ回路は、以下に
示すように構成され動作するＮＯＲ／バッファ２６０に
修正されている。

ＦＥＴ）ランジスタＴ２０とＴ２１が追加されノードＮ
３に接続されている。ノードＮ３の論理電圧は前述のノ
ードＮ２と同様に制御される。しかし、この場合は追加
のトランジスタＮ２０とＮ２１も活動化されてノードＮ
３を論理接地にロックすることができる。トランジスタ
Ｔ２０の活動化は、第１の冗長デコーダ・グループ２２
２Ａからの信号ＮＯＲＡによって制御され、トランジス
タＴ２１の活動化は、第２の冗長デコーダ・グループ２
２２Ｂからの信号ＮＯＲＢによって制御される。

上記の構成の結果として、この冗長構成の主メモリ部分
の動作は以下のようになる。主ワード・デコーダ２２０
が整定しく第３Ｂ図）、整定回路１７０が時間ＤＳＴで
５ＴＬＤ信号（第３Ｃ図）を出力する。同時に、第１及
び第２の冗長デコーダ・グループ２２２Ａと２２２Ｂは
、入ってくるアドレス信号を受は取り、それが欠陥アド
レスを表わすかどうかについて判定を行なう。具体的に
は、第１の冗長デコーダ・グループ２２２Ａは、入って
くるアドレス信号を溶融リンク３００にプログラミング
された欠陥アドレスと比較した後、この比較結果を示す
信号ＮＯＲＡをトランジスタＴ２０に出力するように構
成されている。入ってくるアドレスが第１の冗長デコー
ダ・グループにプログラミングされた欠陥アドレスと一
散する場合、主ワード線ドライバ１４０の信号生成が阻
止される。というのは、Ｎ０ＲＡ信号（第１Ｄ図）は、
時間ＤＳＴの後も高論理レベルに留まり、ＮＯＲ／バッ
ファ２６０は低論理レベル電圧を出力するようにロック
されるからである。第２の冗長デコーダ・グルー・プ２
２２Ｂ及びトランジスタＴ２１の動作についても同様の
説明が行なえる。

上記のＮＯＲ／バッファ２６０の構成は、主ワード線ド
ライバの信号生成を阻止して、欠陥アドレスがあるとき
にワード線の衝突を防止するが、−ＮＯＲ／バッファは
良好なアドレスがあるときにワード線の衝突を防止する
ことはしない。この機能はこの冗長方式の他の部分によ
ってもたらされる。

第１の冗長デコーダ・グループのＮＯＲＡ信号は、トラ
ンジスタＴ２０に接続される上に、トランジスタＴ３０
にも接続され、トランジスタＴ３０は冗長ワード線ＲＷ
Ｌ　１に沿った冗長ワード線ドライブ信号の伝播を制御
する。同様に、第２の冗長デコーダ・グループのＮＯＲ
Ｂ信号は、トランジスタＴ２１に接続される上に、トラ
ンジスタＴ３１にも接続され、トランジスタ３１は冗長
ワード線ＲＷＬ２に沿った冗長ワード線ドライブ信号の
伝播を制御する。この構成は、以下に示すように良好な
アドレスがあるときワード線の争奪を防止する効果があ
る。

整定回路は各メモリ・サイクルごとに高−低遷移５ＴＬ
Ｄ信号（第１Ｃ図）を出力し、したがって直接接続され
たバッファ／インバータ１６２も冗長ワード線ドライバ
１４２に各メモリ・サイクルごとに信号を生成させる。

生成された冗長ワード線ドライブ信号は線１４３上に出
力され、冗長ワード線ＲＷＬＩとＲＷＬ２に沿って伝播
しようとする。入ってくるアドレス信号が、第１及び第
２の冗長デコーダ・グループのどちらかにプログラミン
グされた当該の欠陥アドレスと一致しない場合、時間Ｄ
ＳＴでＮＯＲＡとＮＯＲＢ信号が、低レベルになり、ト
ランジスタＴ３０とＴ３１を効果的にオフにして、冗長
ワード線ドライブ信号の伝播を阻止する。すなわち、良
好な入ってくるアドレス信号に対して、第１Ａ図の冗長
方式はワード線の衝突を回避する。一方、入りアドレス
信号が第１または第２の冗長デコーダ・グループ２２２
Ａと２２２Ｂのどちらかにプログラミングされた当該の
欠陥アドレスと一致する場合、時間ＤＳＴの後にＮＯＲ
ＡまたはＮＯＲＢ信号が高レベルになり、冗長ワード線
ドライブ信号の伝播を可能にし、主ワード線ドライバの
信号生成を阻止する。

第２Ａ図と第３Ａ図のメモリ装置に対する第１Ａ図のメ
モリ装置の利点は、第１Ａ図のメモリ装置のタイミング
図を分析すると理解できる。信号５ＴＬＤ　（第１Ｃ図
）は時間ＤＳＴで出力され、第１及び第２の冗長デコー
ダ・グループは、時間ＤＳＴに信号ＮＯＲＡとＮＯＲＢ
を出力するように構成されている。ＮＯＲ／バッファ２
６０のトランジスタＴ２０とＴ２１のＮＯＲ機能はトラ
ンジスタＴ１９と同時にかつ並列して動作するので、追
加の論理ゲート遅延ＴＧＤが回避される。

その結果、ワード線ドライブ信号ＷＤＳ（第１Ｇ図）は
、不回避的なバッフＴの遅延ＴＢＤ分だけ遅延され、時
間ｔ＝ｕで出力される。

Ｅ０発明の効果 以上、正規ワード線選択回路を選択解除するのに必要な
タイミング信号遷移の数と時間を最小にし、それによっ
て、冗長構成選択時間を減少させて最悪の場合のワード
線選択に通常必要な時間内に収まるようにする新規なワ
ード線冗長方式について説明した。この技術は、入って
くるアドレスが欠陥アドレスであるかどうかを示す冗長
ワード・デコーダからのＮ　ＯＲ４Ｍ号を用いて主ワー
ド線ドライバまたは冗長ワード線ドライバからのドライ
ブ信号の印加を制御することにより実施される。

したがって、冗長構成を実施し、単純化されたタイミン
グ構成を有し、アクセス時間の損失がない、有利なメモ
リ装置が構成できる。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図ないし第１Ｇ図の各々は、有利な
冗長方式をもつメモリ装置の形の本発明の好ましい実施
例を示す単純化した回路図及びタイミング図である。 第２Ａ図及び第２Ｂ図ないし第２Ｇ図の各々は、不利な
冗長方式を具体化した第１のメモリ装置を示す単純化し
た回路図及びタイミング図である。 第３Ａ図及び第３Ｂ図ないし第３Ｇ図の各々は、不利な
冗長方式をもつ第２のメモリ装置を示す単純化した回路
図及びタイミング図である。 ９９・・・・メモリ構造、１００・・・・主メモリ・ア
レイ、１０２・・・・冗長メモリ・アレイ、１１０・・
・・主メモリ・ワード線、１１２・・・・冗長メモリ・
ワード線、１２ｏ・・・・主ワード・デコーダ、１２２
・・・・冗長ワード・デコーダ、１３０１１３２・・・
・論理ゲート、１４０・・・・主ワード線ドライバ、１
４２・・・・冗長ワード線ドライバ、ＩＥ３０．１６２
・・・・バッファ／インバータ［［，１７０・・・・整
定回路。 出願人　　インターナシ日ナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 主メモリ・アレイ内の主ワード線に印加される主ドライ
   ブ信号を生じさせる主ワード線ドライバと、 冗長メモリ・アレイ内の冗長ワード線に印加される冗長
   ドライブ信号を生じさせる冗長ワード線ドライバと、 少なくとも１つの冗長ワード線に関連し、入力アドレス
   信号と欠陥主メモリ・ワード線アドレスと比較し、比較
   結果に応じて少なくとも１つの比較信号を生じさせて前
   記少なくとも１つの冗長ワード線に沿っての前記冗長ド
   ライブ信号の伝達を制御する冗長ワード・デコーダと、 前記少なくとも１つの比較信号に応じて、前記主ワード
   線ドライバをトリガして前記主ドライブ信号を生じさせ
   る主トリガ手段と、 を有する半導体メモリ装置であって、 前記主トリガ手段及び前記冗長ワード・デコーダは前記
   少なくとも１つの比較信号の反対の状態に応答して、所
   定の比較信号については、前記主ドライブ信号及び冗長
   ドライブ信号のいずれか１つだけが前記主メモリ・アレ
   イあるいは前記冗長メモリ・アレイへと伝達されること
   が許されるようになっている、 半導体メモリ装置。