JPH02299345A - 回線アドレス走査回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信制御装置の回線アドレス走査回路に利用
する。特に、複数の回線を監視するための回線アドレス
走査回路に関するものである。

〔概要〕

本発明は回線アドレス走査回路において、回線割込みの
マスクフラグを設定時にスタック上記有効な回線アドレ
スを記憶しておくことにより、 割込みをマスクしている監視不要な回線アドレスを走査
監視することなく、回線処理効率を向上できるようにし
たものである。

〔従来の技術〕

従来、回線アドレス走査回路は、すべての回線アドレス
を走査して監視するためのカウンタと回線ごとに割込み
信号をマスクする手段とから構成されていた。

〔発明が解決しようとする問題点〕

しかし、このような従来の回線アドレス走査回路では、
すべての回線アドレスについて回線からの割込みおよび
割込みのマスク指示を走査監視している。したがって、
割込みをマスクしている監視不要な回線のアドレスも走
査監視するために、回線からの割込みの受付処理に無駄
な時間を要する欠点があった。

本発明は上記の欠点を解決するもので、割込みのマスク
をしている監視不要な回線アドレスを走査監視すること
なく、回線処理効率を向上できる回線アドレス走査回路
を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、通信制御装置の指示に従って回線ごとに割込
マスク情報が設定されるフラグレジスタと、上記回線制
御装置の書込信号に基づき回線アドレスを順次に周期的
に出力するカウンタとを備えた回線アドレス走査回路に
おいて、上記フラグレジスタの内容および上記カウンタ
の出力に基づき割込マスク指示のない回線アドレスを検
出するセレクタと、上記カウンタの出力のうちの割込マ
スク指示のない回線アドレスを格納するスタックと、こ
のスタックに対しアクセス制御を行うスタック制御回路
とを備え、上記スタック制御回路は、上記書込信号に基
づき上記スタックに書込モード信号を与える手段および
上記カウンタの出力に基づき上記スタックに読出モード
信号を与える手段を含むリードライト制御回路と、この
書込モード信号および上記セレクタの検出出力に基づき
上記カウンタに同期して上記スタックに書込制御信号お
よび書込アドレスを与え、上記読出モード信号に基づき
周期的に読出アドレスを与えるカウント手段と、上記フ
ラグレジスタの内容に基づき割込マスク指示のない回線
アドレスの数を加算する加算器と、上記読出モード信号
に基づき上記カウント手段の出力とこの加算器の加算結
果とが一致したとき上記カウント手段をリセットする比
較器とを含むことを特徴とする。

また、本発明は、通信制御装置の指示に従って回線ごと
に割込マスク情報が設定されるフラグレジスタと、上記
回線制御装置の書込信号に基づき回線アドレスを順次に
周期的に出力するカウント手段とを備えた回線アドレス
走査回路にふいて、上記フラグレジスタの内容および上
記カウンタの出力に基づき割込マスク指示のない回線ア
ドレスを検出するセレクタと、上記カウンタの出力のう
ちの割込マスク指示のない回線アドレスを格納するスタ
ックと、このスタックに対しアクセス制御を行うスタッ
ク制御回路とを備え、上記スタック制御回路は、上記書
込信号に基づき上記スタックに書込モード信号を与える
手段および上記カウンタの出力に基づき上記スタックに
読出モード信号を与えるリードライト制御回路と、この
書込モード信号および上記セレクタの検出出力に基づき
上記カウンタに同期して上記スタックに書込制御信号お
よび書込アドレスを与え、上記読出モード信号に基づき
周期的に読出アドレスを与えるカウント手段と、上記書
込モードに基づいてこのカウント手段の出力の最大値を
保持する最大アドレス保持レジスタと、上記読出モード
信号に基づき上記カウント手段の出力とこの最大アドレ
ス保持レジスタの内容とが一致したときに上記カウント
手段をリセットする比較器とを含むことができる。

〔作用〕

セレクタはフラグレジスタの内容およびカウンタの出力
に基づき割込マスク指示のない回線アドレスを検出する
。スタック制御回路のリードライト制御回路は通信制御
装置の書込信号に基づいてスタックに書込モード信号を
与えカウンタの１周後に読出モード信号を与える。スタ
ック制御回路のカウント手段はこの書込モード信号およ
びセレクタの検出出力に基づきカウンタに同期してスタ
ックに書込制御信号および書込アドレスを与え、カウン
タの出力する回線アドレスのうちの割込マスクのない回
線アドレスをスタックに格納する。

また上記読出モード信号に基づき周期的に読出アドレス
をスタックに与えてその内容を読出す。スタック制御回
路の加算器はフラグレジスタの内容に基づいて割込マス
ク指示のない回線アドレスの数を加算する。スタック制
御回路の比較器は上記読出モード信号に基づきカウント
手段の出力とこの加算器の加算結果が一致したときカウ
ント手段をリセットする。以上の動作により割込のマス
クをしている監視不要な回線アドレスを走査監視するこ
となく、回線処理効率を向上できる。

また、本発明は加算器の代わりに最大アドレス保持レジ
スタをスタック制御回路に設け、上記書込モード信号に
基づいてカウント手段の出力の最大値を保持し、比較器
で読出モード信号に基づきカウント手段の出力とこの最
大アドレス保持レジスタの内容と一致したときカウント
手段をリセットすることができる。

〔実施例〕 本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例回線アドレス走査回路のブロック構
成図である。第２図は本発明の回線アドレス走査回路の
スタック制御回路のブロック構成図である。第１図およ
び第２図において、回線アドレス走査回路は、通信制御
装置の指示に従って回線ごとに信号線Ｓ１を介して人力
する書込信号により割込マスク情報が信号線３２．−３
２１を介して設定されるフラグレジスタ１０と、上記回
線制御装置の信号線Ｓ１を介して入力する書込信号に基
づき回線アドレスを順次に周期的に出力するカウンタと
して＋１カウンタ２０を備える。

ここで本発明の特徴とするところは、フラグレジスタ１
０の内容を信号線Ｓ３．−３３．を介して人力し、また
カウンタ２０の出力を信号線Ｓ４を介して人力して割込
マスク指示のない回線アドレスを検出するセレクタ３０
と、＋１カウンタ２０の出力のうちの割込マスク指示の
ない回線アドレスを信号線Ｓ４を介して格納するスタッ
ク４０と、スタック４０に対しアクセス制御を行うスタ
ック制御回路５０とを備え、スタック制御回路５０は、
信号線ｓ１を介して入力する上記書込信号に基づきスタ
ック５０に信号線Ｓ７を介して書込モード信号を与え、
カウンタの１周後に読出モード信号を与えるリードライ
ト制御回路５１と、信号線Ｓ７を介して人力するこの書
込モード１号および信号線Ｓ５を介して入力するセレク
タ３０の検出出力に基づき＋１カウンタ２０に同期して
スタック４０に信号線Ｓ８、Ｓ６を介してそれぞれ書込
制御信号および書込アドレスを与え、上記読出モード信
号に基づき信号線６を介して周期的に読出アドレスを与
えるカウント手段としてカウンタ制御回路５２および＋
１カウンタ５３と、フラグレジスタ１０の内容に基づき
信号線３３１〜Ｓ３ｈを介して入力する割込マスク指示
のない回線アドレスの数を加算する加算器５４と、上記
読出モード信号に基づき＋１カウンタ５３の出力とこの
加算器の加算結果とが一致したとき＋１カウンタ５３を
リセットする比較器とを含むことにある。

このような構成の回線アドレス走査回路の動作について
説明する。第３図は本発明の回線アドレス走査回路の書
込モード時の各部分の信号のタイムチャートである。第
４図は本発明の回線アドレス走査回路の読出モード時の
各部分の信号のタイムチャートである。

第１図および第２図において、フラグレジスタ１０は、
回線数ｎに対してｎビットのフラグを持ち、信号線Ｓ１
からの書込信号により、信号線Ｓ２、〜３２．により与
えられる割込マスクフラグをセットする。

＋ｌカウンタ２０はｎ進カウンタで、信号線Ｓ１からの
書込信号により「０」から起動する。＋１カウンタ２０
の値によりセレクタ３０で割込マスクフラグを１ビット
選択する。

信号線Ｓ１から書込信号が与えられると、スタック制御
回路５０は＋１カウンタ２０が１周する間スタック４０
への書込モードとなり、セレクタ３０より与えられた割
込マスクフラグが論理「０」であればスタック４０へ＋
１カウンタ２０の値を書込み、論理「１」であれば書込
まない。

＋ｌカウンタ２０が１周した後に、スタック制御回路５
０は読出モードとなり、スタック４０の内容をサイクリ
ックに読出し、回線アドレスとして通信制御装置に与え
る。

第２図において、リードライト制御回路５１は、信号線
Ｓ１から書込信号が与えられると、＋１カウンタ２０が
１周する間書込モード信号を出力する。

＋１カウンタ５３は＋１カウンタ２０に同期しており、
スタック４０のアドレスを与える。

カウンタ制御回路５２は、書込モードでは、割込マスク
フラグが論理「０」であればスタック４０に＋１カウン
タ２０の値を書込み、＋１カウンタ５３を「＋１」更新
し、論理「１」であれは何もしない。

また、書込モードでなければ、＋１カウンタ５３を常時
「＋１」する。

加算器５４は、フラグレジスタ１０の出力３３．〜３３
、の内の論理「０」の数、すなわち、ｎ（３＋＋３□＋
　＋３．、） を算出する。

比較器５５は、書込モードでないときに、＋１カウンタ
５３の値と加算器５４の値を比較し、一致すれば＋１カ
ウンタ５３をリセットする。

第３図はスタック４０への書込モード時の動作を示すタ
イムチャートであり、回線数ｎで、回線アドレス０．２
．３に割込マスクをセットした場合の例を示す。

信号線Ｓ　２　＋”＝３２−より、割込マスクフラグと
してビット０．２．３を論理「１」にしたｎビットの値
を与え、信号線Ｓ１より書込信号を与える。これにより
、フラグレジスタ１０に割込マスクフラグの値を保持し
、リードライト制御回路５１は、＋１カウンタ２０が１
周する間スタック４０を書込モードとするための信号を
信号線Ｓ７に出力する。

信号線Ｓ４は＋１カウンタ２０の出力であり、セレクタ
３０のセレクト人力となる。

信号線ｓ３．−３３．．のうち、信号！１ｎＩｓ４１；
：ヨり選択された信号が、信号線Ｓ５に出力される。

この値が論理「１」　（割込マスク指示）であれば、＋
１カウンタ５３の出力信号は変更せず、論理「０」であ
れば、信号線ＳＩＯにカウンタ更新信号を出力し、信号
線Ｓ６を「＋１」更新する。したがって、信号線Ｓ６に
示すｍはこの場合は ｍ＝ｎ−３ である。

信号線Ｓ８はスタック４０への書込制御信号で、信号線
Ｓ５が論理「０」であれば信号線Ｓ６の値をスタック４
０へ書込む。信号線Ｓ１１の出力値は、ｍ＝ｎ−Σ３Ｘ ｘ＋１ を与える。

信号線Ｓ１２の信号は＋１カウンタ５３がスタック４０
の最大アドレスとなったときに出力するが、書込モード
では出力しない。

第４図はスタックメモリからの読出しモード時の動作を
示し、第３図と同じ条件での書込後の動作を示す例であ
る。

信号線Ｓ７は読出しモードであることを示す。

信号線Ｓ６はスタフ・り４０のアドレスを示し、一定周
期でｍ進のカウントを行う。

信号線３１２の信号は、加算器５４の値と＋１カウンタ
５３の値とが一致したときに出力する。信号線Ｓ９はス
タック４０の出力であり、書込モード時に記憶した有効
な回線アドレスを出力する。

第１図および第２図に示したブロック構成図は、本発明
の特徴を示すところのみを図示しており、実際には図示
していない回路および結線が存在する。

第５図は本発明能の実施例回線アドレス走査回路のスタ
ック制御回路のブロック構成図である。

ここで、他の実施例の回線アドレス走査回路のブロック
構成図は第１図と同じである。

第５図において、５６は最大アドレス保持レジスタを示
す。最大アドレス保持レジスタ５６は、信号線Ｓ７を介
してリードライト制御回路５１に接続され、また信号線
ＳＩＯを介してカウンタ制御回路５２に接続される。さ
らに、信号線Ｓ６を介して＋１カウンタ５３に接続され
る。リードライト制御回路５１は、信号線Ｓ１から書込
信号が与えられると、＋１カウンタ２０が１周する間書
込モード信号を出力する。

＋１カウンタ５３は＋１カウンタ２０に同期しており、
スタック４０のアドレスを与える。

カウンタ制御回路５２は、書込モードでは、割込マスク
フラグが論理「０」であればスタック４０に＋１カウン
タ２０の値を書込み、最大アドレス保持レジスタ５６に
＋１カウンタ５３の値を記憶し、＋１カウンタ５３を「
＋１」更新し、論理「１」であれば何もしない。また、
書込モードでなければ、＋１カウンタ５３を常時「＋１
」更新する。

比較器５５は、書込モードでないときに、＋１カウンタ
５３の値と最大アドレス保持レジスタ５６の値を比較し
、一致すれば＋１カウンタ５３をリセットする。

第６図は本発明の他の実施例回線アドレス走査回路のス
タックメモリへの書込モード時の動作を示すタイムチャ
ートであり、回線数ｎで、回線アドレス０．２．３に割
込マスクをセットした場合の例を示す。

信号線Ｓ２．〜Ｓ２０より、割込マスクフラグとしてビ
ット０．２．３を論理「１」にしたｎビットの値を与え
、信号線Ｓ１より書込信号を与える。これにより、フラ
グレジスタ１０に割込マスクフラグの値を保持し、リー
ドライト制御回路５１は、＋１カウンタ２０が１周する
間スタックメモリを書込モードとするための信号を信号
線Ｓ７に出力する。

信号線Ｓ４は＋１カウンタ２０の出力であり、セレクタ
３０のセレクト人力となる。

信号線Ｓ３＋〜Ｓ３．、のうち、信号線Ｓ４により選択
された信号が、信号線Ｓ５に出力される。

この値が論理「１」　（割込マスク指示）であれば、＋
１カウンタ５３の出力信号の信号線Ｓ６は変更せず、論
理「０」であれば、信号線Ｓ１０にカウンタ更新信号を
出力し、信号線Ｓ６を「＋１」更新する。したがって、
信号線Ｓ６に示すｍはこの場合は、 ｍ＝ｎ−３ である。

信号線Ｓ８はスタック４０への書込信号で、信号線Ｓ５
が論理「０」であれば信号線Ｓ６の値をスタック４０へ
書込む。また、信号線３１０により最大アドレス保持レ
ジスタ５６に信号線Ｓ６の値を保持し、スタック４０の
最大アドレスとして信号線５ｌｌＡに出力する。信号線
３１１の出力値は、書込モードの終了時点で固定する。

信号線Ｓ１２の信号は、＋１カウンタ５３がスタック４
０の最大アドレスとなったときに出力するが、書込モー
ドでは出力しない。

本発明の他の実施例回線アドレス走査回路のスタックメ
モリからの読出モード時の動作を示すタイムチャートは
、第４図と同様である。

信号線Ｓ７は読出モードであることを示す。

信号線Ｓ６はスタック４０のアドレスを示し、一定周期
でｍ進のカウントを行う。

信号線Ｓ１２の信号は、最大アドレス保持レジスタ５６
の値と＋１カウンタ５３の値が一致したときに出力する
。信号線Ｓ９はスタック４０の出力であり、書込モード
時に記憶した有効な回線アドレスを出力する。

第５図に示したブロック構成図は、本発明の特徴を示す
ところのみを図示しており、実際には図示していない回
路および結線が存在する。

〔発明の効果〕

以上説明したように、本発明は、有効な回線アドレスの
みを走査監視し、回線処理効率を上げることができる優
れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例回線アドレス走査回路のブロッ
ク構成図。 第２図は本発明の回線アドレス走査回路のスタック制御
回路のブロック構成図。 第３図は本発明の回線アドレス走査回路のスタック書込
時の各信号のタイムチャート。 第４図は本発明の回線アドレス走査回路のスタック読出
時の各信号のタイムチャート。 第５図は本発明能の実施例回線アドレス走査回路のスタ
ック制御回路のブロック構成図。 第６図は本発明能の実施例回線アドレス走査回路のスタ
ック書込時の各信号のタイムチャート。 ｌＯ・・・フラグレジスタ、２０．５３・・・＋１カウ
ンタ、３０・・・セレクタ、４０・・・スタック、５０
・・・スタック制御回路、５１・・・リードライト制御
回路、５２・・・カウンタ制御回路、５４・・・加算器
、５５・・・比較器、５６・・・最大アドレス保持レジ
スタ、８１〜Ｓ１２・・・信号線。

Claims (1)

1. 【特許請求の範囲】 １、通信制御装置の指示に従って回線ごとに割込マスク
   情報が設定されるフラグレジスタと、上記回線制御装置
   の書込信号に基づき回線アドレスを順次に周期的に出力
   するカウンタとを備えた回線アドレス走査回路において
   、 上記フラグレジスタの内容および上記カウンタの出力に
   基づき割込マスク指示のない回線アドレスを検出するセ
   レクタと、上記カウンタの出力のうちの割込マスク指示
   のない回線アドレスを格納するスタックと、このスタッ
   クに対しアクセス制御を行うスタック制御回路とを備え
   、 上記スタック制御回路は、上記書込信号に基づき上記ス
   タックに書込モード信号を与える手段および上記カウン
   タの出力に基づき上記スタックに読出モード信号を与え
   る手段を含むリードライト制御回路と、この書込モード
   信号および上記セレクタの検出出力に基づき上記カウン
   タに同期して上記スタックに書込制御信号および書込ア
   ドレスを与え、上記読出モード信号に基づき周期的に読
   出アドレスを与えるカウント手段と、上記フラグレジス
   タの内容に基づき割込マスク指示のない回線アドレスの
   数を加算する加算器と、上記読出モード信号に基づき上
   記カウント手段の出力とこの加算器の加算結果とが一致
   したとき上記カウント手段をリセットする比較器とを含
   む ことを特徴とする回線アドレス走査回路。 ２、通信制御装置の指示に従って回線ごとに割込マスク
   情報が設定されるフラグレジスタと、上記回線制御装置
   の書込信号に基づき回線アドレスを順次に周期的に出力
   するカウンタとを備えた回線アドレス走査回路において
   、 上記フラグレジスタの内容および上記カウンタの出力に
   基づき割込マスク指示のない回線アドレスを検出するセ
   レクタと、上記カウンタの出力のうちの割込マスク指示
   のない回線アドレスを格納するスタックと、このスタッ
   クに対しアクセス制御を行うスタック制御回路とを備え
   、 上記スタック制御回路は、上記書込信号に基づき上記ス
   タックに書込モード信号を与える手段および上記カウン
   タの出力に基づき上記スタックに読出モード信号を与え
   る手段を含むリードライト制御回路と、この書込モード
   信号および上記セレクタの検出出力に基づき上記カウン
   タに同期して上記スタックに書込制御信号および書込ア
   ドレスを与え、上記読出モード信号に基づき周期的に読
   出アドレスを与えるカウント手段と、上記書込モードに
   基づきこのカウント手段の出力の最大値を保持する最大
   アドレス保持レジスタと、上記読出モード信号に基づき
   上記カウント手段の出力とこの最大アドレス保持レジス
   タの内容とが一致したときに上記カウント手段をリセッ
   トする比較器とを含む ことを特徴とする回線アドレス走査回路。