JPH02127816A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、カウンタ回路、より詳細に言えば、成る回路
素子の論理ファミリイを使用した同期式カウンタに使用
された回路素子と同じ回路素子を使用して、その同期式
カウンタの速度よりも速い速度で動作するカウンタ回路
に関する。

Ｂ、従来の技術 ディジタル・カウンタ回路は、周知であり、種々の回路
に使用されている。そのような回路は、種々の型式を持
っている。その１つの型式は、第２図に示したような同
期式カウンタである。このようなカウンタの速度を制限
するファクタは、回路に使用されたフリップフロップを
通る伝播遅延である。クロック・パルスの立上りエツジ
で、フリップフロップの状態を変化して、フリップフロ
ップが出力するのに必要な時間は、周波数とは無関係に
一定である。カウンタの７リツプフロツブが前のパルス
に応答して、そのフリップフロップからの出力状態が変
化する前に、カウントされるべき第２のパルスがそのカ
ウンタの入力に受取られる時間以上の速さの周波数でカ
ウンタを機能させることは出来ない。

電子回路の動作速度を増加することは絶えず望まれてい
るので、ディジタル・カウンタの速度を増加する種々の
試みがなされている。しばしば利用されている１つのア
プローチは、以前に使用された回路よりも速い動作速度
を持つ論理ファミリイにおいて使用された回路デザイン
を利用することである。より速い速度を持つ回路ファミ
リイは、低い回路ファミリイよりも通常、高価なので、
速い回路速度を得るための上述のアプローチは、より高
いコストの代償が跳ね返ることになる。

Ｃ１発明が解決しようとする問題点 より速い速度の回路ファミリイに換えることは、高速度
のカウンタを作るけれども、本発明の目的は、与えられ
た回路ファミリイに対して、同じ回路ファミリイを使用
した従来から知られている計数速度よりも速い速度で動
作するカウンタを提供することにある。

本発明の他の目的は、種々の回路ファミリイで通常使用
している素子を含んでおり、そして、素子の同じ回路フ
ァミリイを使用した既に知られている他のカウンタより
も速い計数速度を与えるように構成されたカウンタを提
供することにある。

Ｄ１問題点を解決するための手段 本発明の回路は、複数個の段を含み、各段は、パルスの
エツジでトリガされるフリップフロップを含んでいる。

このフリップフロップの内の第１のフリップフロップは
、マスター出力及びスレーブ出力を持ち、そして、パル
スのエツジでトリガされるマスター／スレーブ・フリッ
プフロップを含んでいる。残りの他のフリップフロップ
は、パルスのエツジでトリガされるフリップフロップで
ある。第１段のマスター出力信号は、それ以下の段のオ
ア回路の入力信号と共にオア作用される信号を形成する
ために、オリジナルのクロック入力信号とアンド作用が
行われる。２段及びそれに後続する段のオア作用を受け
る残りの入力は、前のすべての段のスレーブ出力信号と
、第１段のオリジナルのクロック入力信号である。各段
の反転スレーブ出力は、その段のカウンタ出力である。

Ｅ、実施例 第２図を参照すると、従来の代表的なカウンタが示され
ている。この回路は、クロック信号が計数されるクロッ
クに接続されたクロック入力ライン１０ｔ′含んでいる
。このクロック信号は、オア（ＯＲ）ゲート１２ｔ！：
通って第１段のフリップフロップ１４に接続されている
。フリップフロップ１４は、２つの出力Ｑ及びＱを有し
、出力Ｑはライン１６に接続され、出力Ｑはカウンタの
第１出力のライン１８に接続されている。

フリップフロップ１４からの出力Ｑは、ライン１６を介
してオア・ゲート２０に接続されており、オア・ゲート
２０の出力は、第２段のフリツブフロツブ２２のクロッ
ク入力に接続されている。オア・ゲート２０の第２の入
力は、クロック入力ライン１０に接続されている。フリ
ップ７０ツブ２２のＱ出力は、他のオア・ゲート２４の
入力に接続されている。フリップフロップ２２のＱ出力
は、ライン２６に出力する第２段の出力である。

フリップフロップ２２のＱ出力は、オア・ゲート２４に
接続され、オア・ゲート２４の出力は、他のオア・ゲー
ト２８の入力に接続されている。

オア・ゲート２８の出力は、第３段のフリップフロップ
３０のクロック入力に接続されている。フリップフロッ
プ３０のＱ出力は、第３段の出力３を転送するライン３
２に接続されている。

次に、回路の動作について説明すると、第２図の回路は
、成る論理素子の与えられたファミリイから作られた時
、約３００乃至４００メガヘルツの速度のパルスを計数
することが出来るものとする。この周波数よりも速い周
波数のクロック入力は、フリップフロップの出力が状態
を変化する前にクロック入力が変化する。これは、カウ
ンタが適正に機能しなくなるグリッチ（ｇｌｉｔｃｈ　
）を発生する。第２図の回路を分析することによって、
この回路の動作を制御するための制限因子は、フリップ
フロップを通る伝播遅延であることが理解出来る。

第２図の回路の動作速度を向上するために、低い伝播遅
延を持つ、より動作速度の速い回路を使用することが出
来る。他の方法として、クロックは、非対称にすること
が出来るが、同様にこれにも限界があり、これは、より
速いパルス速度に応答するカウンタの能力が影響される
範囲が限界である。

然しながら、本発明に従って構成され、第１図に示され
たカウンタは、非常に良好な動作を行う。

例えば、第２図の回路が、ある種の論理ファミリイに実
行された場合、３００乃至４００メガヘルツのカウンタ
速度を達成することが出来るものとする。第２図の論理
回路と同じファミリイの回路素子を持つ第１図に示した
構成の回路を使うと、そのカウンタは、６００メガヘル
ツの周波数で動作することが出来る。従って、第１図の
回路は、第２図の回路と同じ回路素子を使用したとして
も、第２図の回路の動作速度よりも追かに高い周波数で
動作させることが出来る。

第１図の回路は、クロック・パルス源に接続されている
大力クロック入力ライン５０を持っている。クロック入
力ライン５０はオア・ゲート５１の入力に接続され、オ
ア・ゲート５１の出力は３つのオア・ゲート５２．５４
及び５６の入力と、アンド（ＡＮＤ）ゲート５８の入力
に接続されている。オア・ゲート５２．５４及び５６の
出力は、３個のマスタ／スレーブ・フリップフロップ６
ｏ、６２及び６４のクロック入力に接続されている。

第１図の回路が３個のマスター／スレーブ・フリップフ
ロップを持っているので、この回路は、第１段を構成す
る素子５２．５８及び６ｏと、第２段を構成する素子５
４及び６２と、第３段を構成する素子５６及び６４とを
有する３段式のカウンタである。

フリップフロップ６０のマスター出力Ｍは、り一ド線６
６によって、アンド・ゲート５８の入力に接続されてい
る。アンド・ゲート５８の出力は、リード線６８によっ
て、後続する各カウンタ段のオア・ゲートの１つの入力
に接続されている。より詳細に言えば、アンド・ゲート
５８の出力は、カウンタの第２段のオア・ゲート５４の
入力に接続され、そして、カウンタの第３段のオア・ゲ
ート５６の入力に接続されている。

カウンタの第１段及び後続の全ての段の夫々は、「スレ
ーブ」出力Ｓと、反転されたスレーブ出力Ｓ′とを持っ
ている。各カウンタの段のスレーブ出力Ｓは、カウンタ
の各後続段中のオア・ゲートの入力に接続されている。

第１図の回路において、フリップフロップ６０のスレー
ブ出力Ｓは、リード、ｔ！１１７０によって第２段中の
オア・ゲート５４の入力に接続され、そしてカウンタの
第３段中のオア・ゲート５６の入力に接続されている。

カウンタの第２段のフリップフロップ６２のスレーブ出
力は、リード線７２によって第３段中のオア・ゲート５
６の入力に接続されている。

第１図のカウンタは、複数個の出力リード線７４．７６
及び７８を持っている。リード線７４は、第１段のフリ
ップフロップ６０のスレーブ出力Ｓ′に接続され、そし
てカウンタの出力１を構成する。

リード線７６は、第２段のフリップフロップ６２のスレ
ーブ出力Ｓ′に接続され、そしてカウンタの出力２を構
成する。リード線７８は、第３段のフリップフロップ６
４のスレーブ出力Ｓ′に接続され、そしてカウンタの出
力３を構成する。

第１図のカウンタの動作を理解するために、第３図に示
されたパルスのエツジでトリガされ、２で割られるマス
ター／スレーブ・フリップフロップの回路と、第３Ａ図
に示されたこの回路のパルスのタイミング図表を参照す
る。マスター／スレーブ・フリップフロップは、「クロ
ック」入力及び「セット」入力を持っている。セット入
力は、電源が投入された後、予め決められた状態にフリ
ップフロップの状態をセットするために使用される。

セット入力は、これ以外の目的を持っていないから、第
１図の回路には示していない。

セット入力信号は、セット信号を予定されたようにファ
ンアウトさせるために、ドライバ専用として動作するオ
ア・ゲート１００の入力に接続されている。オア・ゲー
ト１００の出力は、オア・ゲート１０４．１０６．１０
８．１１０の入力に接続されているライン１０２に接続
されている。

第３Ａ図に示されているように、セット信号入力ライン
上の正のパルスは、第３図のフリップフロップのスレー
ブ出力Ｓを高位にセットさせ、そして、反転スレーブ出
力Ｓ′を低位にセットさせる。

セット信号が降下した後は、この信号は第３図の回路の
動作には影響しない。

クロック信号は、通常の（即ち、反転していない）出力
１１４と、反転された出力１１６とを有するオア・ゲー
ト１１２に印加される。通常の出力１１４は、オア・ゲ
ート１０６及び１０８の入力に接続されている。反転さ
れた出力１１６は、オア・ゲート１０４及び１１０の入
力に接続されている。

オア・ゲート１０６は、ライン１１８を介して反転され
たスレーブ出力Ｓ′に接続された１つの入力を持ってい
る。オア・ゲート１０４は、ライン１２０を介して、マ
スター出力Ｍに接続された１つの入力を持っている。オ
ア・ゲート１０４の出力は、ライン１２２を介してアン
ド・ゲート１２４の１つの入力に接続されている。オア
・ゲート１０６の出力は、ライン１２６を介してアンド
・ゲート１２４の第２の入力に接続されている。アンド
・ゲート１２４の出力は、マスター出力Ｍである。

マスター出力Ｍは、オア・ゲート１１０の入力に接続さ
れている。スレーブ出力Ｓは、ライン１３０を経てオア
・ゲート１０８の入力に接続されている。オア・ゲート
１０８の出力は、ライン１３２を経てアンド・ゲート１
３４の入力に接続されている。オア・ゲート１１０の出
力は、ライン１３６を経てアンド・ゲート１３４の入力
に接続されている。アンド・ゲート１３４の出力は、ス
レーブ出力Ｓである。スレーブ出力Ｓは、インバータ１
３８の入力に接続され、インバータ１３８の出力は、反
転スレーブ出力Ｓ′である。

第３図に示されたマスター／スレーブ・フリップフロッ
プの動作を、第３Ａ図のパルス・タイミング図表を参照
して以下に説明する。最初に、セット信号が高位で、ク
ロック信号が低位である。

これらの状態に応答して、スレーブ出力Ｓは上昇し、そ
して反転スレーブ出力Ｓ′は降下する。クロック信号の
立上りエツジが発生した直後の、短い時間（１個の回路
の伝播遅延時間）後に、降下するクロック信号がライン
１１６上に発生すると言う理由によって、その降下後、
短時間（２個の回路の伝播遅延時間）で、スレーブ出力
Ｓが降下する。そのスレーブ出力Ｓの降下後、短い時間
（１個の回路の伝播遅延）の後に、反転スレーブ出力Ｓ
′が上昇する。ライン１１４上のクロック信号が降下し
て、短時間（２個の回路の伝播遅延）後に、マスク出力
Ｍを上昇させるまで、この状態に留まる。

第３Ａ図に示されたクロック入力の第２の高位クロック
信号の発生から１個の回路の伝播遅延時間接において、
ライン１１６のレベル降下が発生した後、２個の回路の
伝播遅延時間後に発生する次の変化が、スレーブ出力Ｓ
のレベルの変化である。ライン１１６のレベルの変化に
応答して、２個の回路の伝播遅延の後、スレーブ出力の
レベルは、低位から高位に変化する。その後短時間の伝
播遅延の後、クロック入力ラインの第２の低位レベルに
応答して、マスター出力Ｍは、高位レベルから低位レベ
ルに変化する。その後は、第３図のマスター／スレーブ
・フリップフロップは、上述した動作を繰り返す。

パルス・エツジでトリガされるマスター／スレーブ・フ
リップフロップ６０．６２及び６４は、第３図の回路に
関する上述の説明から理解出来れば、第１図の回路の動
作は、より容易に理解出来る。

第１図の回路のパルスの完全なタイミング・チャートが
第２Ａ図及び第２Ｂ図に示されている。そのタイミング
・チャートから、マスター／スレーブ・フリップフロッ
プ６０は、クロック１のライン上のクロック入力が低位
から高位に変化するたびに、状態を変化する。クロック
１の状態変化と、出力１の状態変化の間の遅延は、状態
を変化するマスター／スレーブ・フリップフロップ６０
の遅延によって発生される。

他のマスター／スレーブ・フリップフロップ６２及び６
４は、それらに関連するクロック入力（クロック２、ク
ロック３）の状態の変化に応答する。その結果、マスタ
ー／スレーブ・フリップフロップ６２の状態が変化する
率は、マスター／スレーブ・フリップフロップ６０が変
化する率の半分である。マスター／スレーブ・フリップ
フロップ６４が状態を変化する率は、マスター／スレー
ブ・フリップフロップ６０が状態を変化する率の四分の
−か、または、マスター／スレーブ・フリップフロップ
６２が状態を変化する率の半分である。

第１図の回路は、３個のマスター／スレーブ・フリップ
フロップ６０．６２及び６４を持つカウンタとして示さ
れているが、第１図の回路は、第１図に示されたカウン
タ段の数よりも多いカウンタ段を設けることが出来るの
は、当業者であれば極めて容易になし得ることである。

この１例として、第４図は、出力０乃至出力９と名付け
られた１０個の出力を持つ本発明を適用したカウンタを
示している。この回路は、１０個のマスター／スレーブ
・フリップフロップ１００乃至１０９を持っている。フ
リップフロップ１００のマスター出力は、残りのフリッ
プフロップ１０１乃至１０９のクロック入力に接続され
ている。各マスター／スレーブ・フリップフロップ１０
０乃至１０９のスレーブ出力は、各次段のフリップフロ
ップのクロック入力に接続されている。例えば、フリッ
プフロップ１００のスレーブ出力は、他のフリップフロ
ップ１０１乃至１０９のすべての入力に接続されている
。第４図の最後のフリップフロップの次のフリップフロ
ップであるフリップフロップ１０８の出力は、最後のフ
リップフロップ１０９のクロック入力だけに接続されて
いる。従って、第１段以外の全ての段へのクロック入力
は、以下の信号の論理的オアである。それらの信号は、
（１）　オア・ゲート１２０を一度通って遅延されたク
ロック入力を持つ第１段のマスター／スレーブ・フリッ
プフロップのマスク出力の論理的アンド信号（アンド・
ゲート１５８及び１６０によって与えられる信号）と、 （２）　オア・ゲート１２０が、またはオア・ゲート１
２２かの何れかを一度通って遅延されたクロック入力信
号と、 （３）　前の段のカウンタのすべてのスレーブ出力信号
と、 である。

この機能はオア・ゲート１３６．１３８．１４０．１４
２．１４４．１４６．１４８．１５０．１５２．１５４
及び１５６で与えられる。

第４図に示されたように、最初の３個のカウンタ段の出
力が、残りのカウンタ段の出力と適正な位相を保つよう
に、オア・ゲート１３０．１３２．１３４のようなオア
・ゲートによって、回路の信号を遅延させることが必要
である。また、第１図及び第４図において、オア・ゲー
ト５１．１２０、１２２が示されていることには、注意
を払う必要がある。これらのオア・ゲートは、与えられ
た入力に応答しなければならないカウンタのすべての回
路へのクロック入力に拡大するのに必要な十分大きなド
ライブ出力を持っている。若し、クロック入力信号が、
オア・ゲート５１．１２０．１２２の出力に接続されて
いるすべての回路の信号をゲートするように、十分に大
きなファンアウト出力を持つものであれば、これらのオ
ア・ゲート５１．１２０．１２２は、必要としない。

第１図及び第４図の回路は、カウンタの「マスター」出
力が使用されるのは、第１段のマスター／スレーブ・フ
リップフロップだけなので、カウンタの第１段のマスタ
ー／スレーブ・フリップフロップだけを使用することに
よって更に修正することが出来る。残りのフリップフロ
ップは、実質的に同じ状態スイッチ時間を持ち、且つ真
数出力及び補数出力とを持つパルス・エツジでトリガさ
れる他の任意の型式のフリップフロップであってよい。

他の型のフリップフロップをトリガするための立上りエ
ツジは、ここで説明されたものと同じであることが望ま
しい。然しながら、このデザインは、トリガ回路の立上
りエツジでも、降下エツジの何れでも適用することが出
来る。

Ｆ０発明の詳細 な説明したように、本発明は、成る回路素子の論理ファ
ミリイを使用した同期式カウンタに使用された回路素子
と同じ回路素子を使用して、その同期式カウンタの速度
よりも速い速度で動作するカウンタ回路を与えることが
出来る。

【図面の簡単な説明】 第１図は本発明を適用した３ビツト・カウンタの回路図
、第２図は従来の３ビツト・カウンタの回路図、第２Ａ
図及び第２Ｂ図は第１図の回路の動作を説明するための
パルスのタイミング図、第３図は第１図の回路に使用す
るマスター／スレーブ・フリップフロップの論理回路図
、第３Ａ図はクロック信号が印加された第３図の回路の
動作を説明するためのパルスのタイミング図、第４図は
本発明を適用した１０段式カウンタの論理回路図である
。 ５０・・・・クロック信号入力ライン、５２．５４．５
６・・・・オア・ゲート、５８・・・・アンド・ゲート
、６０．６２．６４・・・・マスター／スレーブ・フリ
ップフロップ、７４．７６．７８・・・・カウンタの出
力。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代　理　人　　弁理士　　山　　本　　仁　　朗（外１
名） ヤ

Claims (2)

【特許請求の範囲】
1. （１）電気パルスをカウントするための高速カウンタ回
   路であつて、 （ａ）クロック入力、マスター出力、スレーブ出力及び
   反転スレーブ出力をもつ第１のマスター・スレーブ・フ
   リップフロップと、 （ｂ）上記クロック入力に、カウントすべき電気的パル
   スを入力するための手段と、 （ｃ）上記マスター・スレーブ・フリップフロップの上
   記マスター出力を上記電気的パルスと論理的にＡＮＤす
   ることにより第１のゲート信号を発生するためのＡＮＤ
   ゲート手段と、 （ｄ）それぞれがクロック入力、マスター出力、スレー
   ブ出力及び反転スレーブ出力をもちカスケード状に接続
   された複数の第２のフリップフロップであつて、該各カ
   スケードのクロック入力は、カウントされている上記電
   気的パルスと、上記第１のゲート信号と、上記第１のマ
   スター・スレーブ・フリップフロップのスレーブ出力と
   、該各カスケードの先行するフリップフロップの全ての
   スレーブ出力の論理ＯＲによつて発生されるカスケード
   状に接続された複数の第２のフリップフロップとを具備
   し、 （ｅ）上記第１のマスター・スレーブ・フリップフロッ
   プの反転スレーブ出力及び上記カスケード状に接続され
   た複数の第２のフリップフロップの反転スレーブ出力が
   上記カウンタ回路の出力である、カウンタ回路。
2. （２）フリップフロップ伝播遅延に拘らず高速で電気的
   パルスをカウントすることができるカウンタ回路であつ
   て、 （ａ）第１、第２及び第３の段のカウンタを有し、（ｂ
   ）上記第１の段のマスター出力が上記電気的パルスと論
   理ＡＮＤされ、そのＡＮＤ出力が上記第１の段のスレー
   ブ出力及び電気的パルスと論理ＯＲされることにより上
   記第２の段用のクロックが作成され、 （ｃ）上記第３の段のクロック入力が、上記電気的パル
   スと、上記第１の段のスレーブ出力と、上記第２の段の
   スレーブ出力と、上記ＡＮＤ出力の論理ＯＲであること
   を特徴とする、 カウンタ回路。