JPH02128476A - 不揮発性メモリセルの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、電気的にデータの書きかえが可能憚 な不舞発性メモリセルの製造方法に関する。

（従来の技術） 現在、Ｅ２ＰＲＯＭの分野で浮遊ゲートを有埠 するＭＯ８ＦＥＴ構造のメモリセルを用いた不揮発生メ
モリ装置が知られている（例えば１９８２Ｉ　Ｅ　Ｅ　
Ｅ　　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏ１ｔｄ−ｓｔ
ａｔｅ　Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ　Ｐ、
ｌＯＢ　）。

その代表的な例を第４図の断面図を用いて説明する。

このメモリセルは、シリコン基板（４０）上にトンネル
酸化膜（４Ｉ）を介して浮遊ゲート（４２）とさらに絶
縁膜（４３）を介して制御ゲート（４４）が積層して設
けられ、前記浮遊ゲート（４２）の両側の基板（４０）
にはソース、ドレインとなる拡散層（４５ａ）　、（４
５ｂ）かイオン注入とその後の拡散により形成されたも
のとなっている。ここで、（４Ｂ）は絶縁膜、（４７）
は電極である。

このようなメモリセルのデータの消去や書き込みの一例
として前記トンネル酸化膜（４１）を介してソース（４
５ａ）又はドレイン（４５ｂ）と浮遊ゲート（４２）の
間で電子のやりとりをするものが知られている。このメ
モリセルにおいて、消去は、前記制御ゲート（４４）に
例えば２０Ｖ程度のプログラム電圧（Ｖｐｐ）を与え、
ソース、ドレイン（４５ａ）　、（４５ｂ）及び基板（
４０）を０■として、ドレイン（４５ｂ）あるいはチャ
ネル領域から前記浮遊ゲート（４２）に電子（ｅ）を注
入することにより行なわれる。また、書ぎ込みは例えば
ソース（４５ａ）のみにＶｌ）Ｉ）を与え、制御ゲート
、基板およびドレイン（４５ｂ）ＯＶとして、前記浮遊
ゲート（４２）からソース（４５ａ）に電子を抜くこと
により行なわれる。ここで消去、書き込み時の電子のや
りとりは、ソース（４５ａ）と浮遊ゲート（４２）の重
なり部分（４８）で主として行なわれる。

前記イオン注入は、前記ソース（４５ａ）あるいはドレ
イン（４５ｂ）の拡散層と、浮遊ゲート（４２）とがオ
フセットを生じないように通常、基板に対して略垂直な
方向から前記浮遊グー１−　（４２）に対して自己整合
的に行ない、その後の熱処理により前記イオンが注入さ
れた領域を拡散して、拡散層と浮遊ゲートとの重なり部
分を形成する。

ここで、前記熱処理時間を長くすれば拡散は進むので前
記型なり部分（４８）を大とすることができ従って確実
に電子のやりとりを行なえる。

しかしながら、前記熱処理の時間が長すぎるとＥ８ＰＲ
ＯＭにおいては浮遊ゲート（４２，）の中に含まれる不
純物がしみ出し、トンネル酸化膜（４１）を劣化、ある
いは破壊させ、その結果、製造されたメモリセルは数千
回程度の書きかえに耐えられない。あるいは信頼性が低
下する等の問題が生じることが判明した。

また、浮遊グー１−（４２）と制御ゲート（４４）のチ
ャネル方向の長さは製造プロセスによってばらつきを生
じる場合があるが、前記制御グー）　（４４）の長さが
浮遊ゲート（４２）よりも長くその差が大であると、前
記基板に対して略垂直なイオン注入は制御グー）　（４
４）で規定されることとなり、その後、形成される拡散
層（４５ａ）　、（４５ｂ）は浮遊ゲートとの重なり部
分を形成できずオフセットを生じてしまう。従って浮遊
ゲートと拡散層との間での確実な一電子のやりとりを行
なうことを保証できずメモリセルの信頼性が低下する。

従って、長時間の熱処理を行なうことなく浮遊ゲートと
ソース、ドレインの拡散層とで十分な重なりを有し、確
実な電子のやりとりが行なえる単環 揮発性メモリセルの製造方法が望まれている。

（発明が解決しようとする課題） 本発明は、前述したように従来の浮遊ゲートをもつＭＯ
ＳＦＥＴを製造する場合にソースと浮遊ゲートとの重な
りを大きくとるために長時間の熱処理を必要とし、その
ためトンネル酸化膜の劣化あるいは破壊が生じ、数千回
の書きかえに耐えられない、あるいはトランジスタの信
頼性が低下する、あるいは前述したように制御ゲートが
浮遊ゲートよりも長くその差が大である場合浮遊ゲトと
拡散層で十分な重なりを形成できず電子の確実なやりと
りが行なえないという問題点を解決するもので、長時間
の熱処理を行なうことなく拡散層と浮遊ゲートの十分な
重なりが得られ、従って、前記拡散層と浮遊ゲート間で
電子（ｅ）の移動が確実に行なえ、従ってトランジスタ
の信頼性を向上碑 することのできる不揮発性メモリの製造方法を提供する
ことを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は前記目的を達成するために半導体基板上に絶縁
膜を介して浮遊ゲートおよび制御ゲトをマスクとして前
記基板の斜め上方から前記浮遊ゲート下の基板領域を含
む前記拡散層形成予定領域へイオン注入を行なう第１の
イオン注入工程と、前記第１のイオン注入の方向とは反
対側の基板斜め上方から前記浮遊ゲート下の基板領域を
含む前記拡散層形成予定領域へイオン注入を行なう第２
のイオン注入工程と、次いで熱処理により前記イオン注
入された領域を拡散して拡散層を形成糧 する工程とを含む不揮発性メモリセルの製造方法を提供
する。

（作用） 本発明によれば、前述したように第１、第２のイオン注
入を行なうので浮遊ゲート下の基板に確実にイオンを打
ち込め、その後形成される拡散層は熱処理の時間が従来
よりも短かくても浮遊ゲトと十分な重なりをもつ拡散層
を形成することか可能である。

従って、前記熱処理時間の短縮によりトンネル酸化膜の
劣化あるいは破壊を低減することができ、しかもｔ７遊
ゲートと拡散層とで十分な重なりを得ることかでき、電
子のやりとりを確実に行なうことができる。また、制御
ゲートの幅が浮遊ゲートよりも大であっても斜めからイ
オン注入を行なうので、従来に比べ浮遊ゲートと拡散層
のオフセットは生じ難く、生産性のマージンを向上させ
ることが可能である。

（実施例） 以下、本発明による一実施例を図面を用いて詳細に説明
する。第１図（ａ）〜（ｅ）はその工程断面図である。

まず、第１図（ａ）に示すようにＰ型のシリコン基板（
１）上にフィールド酸化膜（図示せず）を形成した後、
トンネル酸化膜（２）を３０〜２００人程度の膜程度形
成し、さらにその上に浮遊ゲートとなる多結晶シリコン
膜（３）を例えば４０００人の膜厚で形成した後、前記
多結晶シリコン膜（３）にＮ型不純物として例えばリン
を注入し、例えば３０Ω程度の低抵抗の浮遊ゲートを形
成するようにする。

次に、第１図（ｂ）に示すように前記多結晶シリコン膜
（３）上に４００人程０の層間絶縁膜（４）および制御
ゲートとなる例えば４０００人程度０多結晶シリコン膜
（５）をこの順で積層して形成する。

次に、第１図（ｅ）に示すように写真蝕刻法あるいは選
択エツチングを用いて多結晶シリコン膜（５）層間絶縁
膜（４）多結晶シリコン膜（３）をパタニングし、制御
ゲート（５ａ）および浮遊ゲート（３ａ）をパターンを
形成する。ここで、必要に応じ、トンネル酸化膜（２）
の露出部分をエツチング除去してもよい。

次に、第１図（ｄ）に示すようにソース形成予定領域側
の基板の斜め上方からのイオン注入（Ａ）を例えば基板
面に対して４５°の角度でヒ素をドーズＥｉｋ　２　Ｘ
　１０１５／　（４、加速電圧４０ＫＶで行なうことに
よりソース形成予定領域側には浮遊ゲート下に長さＬ　
＝　０．１５μｍだけ内側に入ったイオン注入領域（６
ａ）を形成することができる。さらに、ドレイン形成予
定領域側の基板斜め上方からのイオン注入（Ｂ）を同様
の条件で行なうことによりドレイン形成予定領域側には
浮遊ゲート下に長さＬ　−０，１５μｍだけ内側に入っ
たイオン注入領域（６ｂ）を形成することができる。

しかる後、第１図（ｅ）に示すように９００℃、２０分
の熱処理により前記イオン注入領域の拡散を行ない、浮
遊ゲート（３）とは０，２μｍ程度の十分な重なりをも
つ拡散層（６Ｃ）、（６ｄ）を形成することが可能であ
る。

その後、第１図（ｆ）に示すように絶縁膜（７）及び拡
散層と接続される配線（８）を形成する。

晴 以上のようにして形成した不揮発性メモリセルは従来の
イオン注入後、９５０°Ｃ，１００分以上の熱処理を行
なわなければ形成できなかった拡散層とほぼ同様のプロ
ファイルを得ることができた。

従って本発明の実施例によれば従来よりも低温で、熱処
理時間を約１１５以下に低減することが可して行った　
１００人膜厚のトンネル酸化膜５００μｍ口あたりの電
気的ストレスの耐圧試験によれば、破壊率５０％までの
時間は、従来のものに比べ１０倍以上となり、高信頼性
を達成していることがわかった。

また、第１図（ｄ）においてイオン注入は制御ゲト（５
）及び浮遊ゲート（３）が同様の幅のものに対して行っ
たが第２図、第３図のように前記制御ゲートの幅と浮遊
ゲートの幅が異なる構造のものに対しても有効である。

すなわち製造工程上第２図、第３図に示すように浮遊ゲ
ートと制御ゲートの幅がばらついて異なる場合であって
も、浮遊ゲートと拡散層の重なり部分の長さのばらつき
を低減でき、従ってあわせずれの許容範囲を大きくする
ことができる。

特に第２図に示した構造のメモリセルのように制御ゲー
トの幅が浮遊ゲートの幅よりも大の場合、前記両ゲート
間の接合容量を低減することができ従って制御ゲート（
５ａ）への電圧の印加時の応答速度が向上するのみなら
ず基板に対して垂直にイオン注入した時に生じるオフセ
ットは、斜めからのイオン注入により生じることがなく
、従ってソス、ドレインの拡散層を互いに近づけること
ができセルの微細化を達成できる。

また、前記実施例では述べなかったがフィールド酸化膜
の下にチャネルストッパーとなる層を形成してもよく、
この場合、熱処理時間の低減のために前記チャネルスト
ッパー層の横方向のしみ出しが少なくなり、フィールド
の幅を小さくできるので従来よりもセルサイズを約２０
％小さくすることが可能であった。

また、イオン注入の角度は基板の垂直方向がら７°〜８
０°までが実用的である。

さらにまた前記実施例は単独のメモリセルの例を示した
が、前記セルを複数個直列に接続したＮＡＮＤ型セルに
対して適用するようにしてもよいことは言うまでもない
。

［発明の効果］ 以上、述べたように本発明によれば長時間の熱処理を行
なうことなく浮遊ゲートと拡散層とで十分な重なりをも
っことができ、従ってトンネル酸化膜の劣化あるいは破
壊低減することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するための工程断面
図、第２図及び第３図は、本発明の他の実施例を説明す
るための断面図、第４図は従来例を説明するための断面
図である。 ｌ・・・シリコン基板、　　　　２・・・トンネル酸化
膜、３．３ａ、３ｂ−浮遊ゲート、　５．５ａ、５ｂ−
・・制御ゲート、６．６ａ、８ｂ・・・イオン注入層、
［ｉｃ、６ｄ・・・拡散層。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上に絶縁膜を介して浮遊ゲートおよび
   制御ゲートが積層され、前記ゲートの両側の前記基板に
   拡散層が設けられてなる不揮発性メモリセルの製造方法
   において、前記浮遊ゲートおよび制御ゲートをマスクと
   して前記基板の斜め上方から前記浮遊ゲート下の基板領
   域を含む前記拡散層形成予定領域へイオン注入を行なう
   第１のイオン注入工程と、前記第１のイオン注入の方向
   とは反対側の基板斜め上方から前記浮遊ゲート下の基板
   領域を含む前記拡散層形成予定領域へイオン注入を行な
   う第２のイオン注入工程と、次いで熱処理により前記イ
   オン注入された領域を拡散して拡散層を形成する工程と
   を含む不揮発性メモリセルの製造方法。
2. （２）前記ゲートの両側の拡散層のうち一方の側から第
   １のイオン注入を行ない、次いで他方の拡散層の側から
   第２のイオン注入を行なうことを特徴とする請求項１記
   載の不揮発性メモリセルの製造方法。
3. （３）前記第１、第２のイオン注入は同じドーズ量、同
   じ加速電圧で行なうことを特徴とする請求項１記載の不
   揮発性メモリセルの製造方法。