JPH02128477A - 不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 装置。

（従来の技術） モリ装置が広く知られており、前記ｌＥＰＲＯＭの中で
電気的消去を可能としたものはＥ２ＦＲＯＭとして知ら
れている。

この　Ｅ２ＦＲＯＭの一例としてＰＥＴＭＯ３型の　２
２ＰＲＯＭを第５図の断面図により説明する。

前記ＰＥＴＭＯ８型Ｅ２ＰＲＯＭは同図に示すようにシ
リコン基板（５１）上にトンネル酸化膜（５２）、多結
晶シリコンよりなる浮遊ゲート（Ｆｌｏａｔｉｎｇ　Ｇ
ａｔｅ）（５２）、絶縁膜（５４）、多結晶シリコンよ
りなる制御ゲート（Ｃｏｎｔｒｏｌｌ　Ｇａｔｅ）（５
５）がこの項に積層してパターニングされ、前記浮遊ゲ
ートの両側の基板（５１）表面にソース（５６）、ドレ
イン（５７）が形成されたものとなっている。（５８）
は絶縁膜、（５９）は電極である。

このＰＥＴＭＯ９型Ｅ２ＰＲＯＭの書き込み、消去、読
み出し動作の方法として以下述べる如きのちのがある。

まず、“消去“動作として浮遊ゲート（５２）にある電
子（ｅ）をドレイン（５７）へ注入する場合は、前記ド
レイン（５７）にプログラム−電圧（ＶＰ、）、例えば
２０Ｖを加え、制御ゲート（５５）をＯｖとする。

逆に、“書き込み”動作として浮遊ゲート（５３）に電
子（ｅ）を注入るす時は制御ゲート（５５）にプログラ
ム−電圧（Ｖ　ｐｐ）を加え、ドレインをＯＶとすれば
よい。

次に、データの“読み出Ｌ“の場合は、例えば制御ゲー
トに５Ｖ、　　ドレインに５■、ソースにＯＶを与える
。ここで、浮遊グー）　（５３）に注入されている電子
（ｅ）が支配的な場合（Ａ）は第６図に示すようにしき
い値電圧（ｖＴ１□）は正になる。また電子が存在しな
い、あるいは少量しか存在しない場合（Ｂ）は、しきい
値電圧（ＶＴＨ）は負となる。

さて、前述の浮遊ゲート（５３）に電子が存在しない、
あるいは少量しか存在しない場合に読み出しを行なうと
次のような問題が生じることがある。すなわち、前記浮
遊ゲート（５３）中には、電子（ｅ）の代わりにホール
（正孔）が支配的であると考えられ、前記ソースはＯＶ
であることから前記ホールはソース側に引かれる方向に
弱いバイアスが加っていることになる。

従って、メモリセルの読み出しを何回も読んでいるうち
にポールが徐々にソース側に引き抜かれう。このため、
データの誤読み出しが生じるという問題があった。

す装置のＥ２ＰＲＯＭでは読み出しの回数が多くるとし
きい値電圧（ｖＴｌｌ）の変動が生じ、これによってデ
ータの誤読み出しが生じるという問題を解決本発明は前
記目的を達成するために、半導体基板上に第１の絶縁膜
を介して浮遊ゲートとさらに第２の絶縁膜を介して制御
ゲートが設けられ、前記浮遊ゲートの両側の前記基板に
第１、第２の譚 拡散層が設けられてなる不揮発性メモリ装置において、
前記拡散層のうち前記浮遊ゲートから電子が注入される
第１の拡散層に比べて第２の拡散層を提供する。

（作　用） 本発明によれば、浮遊ゲートから電子が注入される第１
の拡散層に比べて第２の拡散層は前記浮遊ゲートとの接
合容量が小となるように設定するので、読み出し時に前
記浮遊ゲートに電子が存在しない、あるいは少量存在し
ている場合であっても前記浮遊ゲート中の正孔が第２の
拡散層側に引き抜かれてゆき難く、従ってしきい値が負
から正へ変化することがないので誤読み出しは生じない
。

（実施例） 第１の実施例 本発明の第１の実施例について以下図面を用施例の断面
図である。すなわち、シリコン基板（１）上に４０〜１
５０人程度の膜程度トンネル酸化膜（２）を介して浮遊
ゲート（３）が設けられ、さらにその上に絶縁膜（４）
を介して制御ゲート（５）が設けられている。さらに、
この実施例では、前記浮遊グー１−（３）の両側にそれ
ぞれソース、ドレインとなる２つの拡散層（６）　、　
（７）が形成されたものとなっている。ここで、例えば
２つの拡散層（［ｉ）　、　（７）のうち浮遊ゲート（
３）から電子が注入される拡散層（６）（以下節１の拡
散層と称す。ここではドレイン。）に比べて、他方の拡
散層（７）（以下節２の拡散層と称す。ここではソース
。）は、浮遊ゲート（３）との重なりが小となるように
形成されたことを特徴とする。すなわち、浮遊ゲート（
３）下に延びる拡散層の長さが、第１の拡散層と第２の
拡散層でそれぞれＬｌ　　（＞０）、Ｌ２　　（＜ＬＩ
）となるようにする。（８）は電極、（９）は絶す装置
の製造方法について説明する。まず、シリコン基板（１
）上にトンネル酸化膜（２）、浮遊ゲートを形成するた
めの例えば不純物添加多結晶シリコン膜、絶縁膜、制御
ゲートを形成するための例えば不純物添加多結晶シリコ
ン膜をこの順に全体で約０．６μｍの膜厚となるように
形成した後、所定の形状にエツチングする。この際ゲー
トの幅は、例えば１．０μｍとなるようにした。次に、
その後形成される２つの拡散層のうち、浮遊ゲート（３
）から電子が注入される拡散層側から第２図の断面図に
示すように例えば垂直方向に対して５°傾けた斜め方向
のＡｓ　　等のイオン注入を例えば２×１０１５／ｃシ
のドーズ量で行ない、イオン注入層（６ａ）、　（７ａ
）を形成した後、９５０℃、１５０分の条件で熱処理を
行ない、第１．第２の拡散層（６）。

（７）を形成する。しかる後、絶縁膜（９）及び電極（
８）を形成したものである。前記イオン注入の角度は、
通常の工程では５°〜１４″がよいが、横方向の拡゛散
やゲートの断差形状によって３″〜２の拡散層（７）は
浮遊ゲート（３）との重なり部分が少なく、すなわち接
合容量は従来よりも低減されるので誤読み出しなく、信
頼性を向上せしめることが可能である。

ン注入を行った第５図の従来例と比べ、熱処理後に形成
されるチャネル部の長さは長くとれる。従って、ショー
トチャネル効果を抑制できる。また、逆にショートチャ
ネル効果か生じなければ、例えばチャネル長が０．８μ
ｍ程度設定されるようにイオン注入してメモリセルの微
細化を図り、これにより大容量化を実現することも可能
である。

第２の実施例 本発明の第２の実施例について、図面を用い第３図は、
本発明による実施例である不揮発性メモリ装置のゲート
幅方向の断面図である。装置の主な構成は第１図（ａ）
と同様であるので同一部分には同一の符号を付して示し
、詳細な説明は省略する。ここで、第１図（ａ）と異な
る点は、浮遊ゲート（３）から電子が注入される第１の
拡散層（３０）の不純物濃度に比べて、他方の第２の拡
散層（３１）の不純物濃度が低くなるように設定されて
いる点である。具体的には、前記拡散層（３１）側はフ
ォトレジト等のマスクで覆い、拡散層（３０）側のみに
例えばＡｓ＋を２Ｘ１０１５／ｅ−イオン注入し、その
後、前記マスクを除去した後、９５０℃。

１５０分の熱工程を行ない、前記イオン注入された領域
を浮遊グー１−（３）の下側に約０，３μｍ横方向の拡
散を行なう。その後、今度は形成すべき２つの拡散層（
３０）、（３１）の領域に例えばＡｓ＋をＩＸ　１０１
５／　ｃ＋＃イオン注入を行った後、９００℃以下の熱
工程を行ない、その後、周知の技術によりによれば、前
記拡散層（３１）側は浮遊ゲートから電子が注入される
拡散層（３０）よりも不純物濃度が低いので空乏層が伸
びる。従って、拡散層（３１）と浮遊ゲートの容量のカ
ップリングは低減するので、浮遊ゲート中の電子が拡散
層（３１）側へ抜は難くなり、これにより読み出し回数
が多くなることによる浮遊ゲートのデータの変化は生じ
ず、信頼性の向上が図れる。

このように浮遊ゲートから電子が注入される拡散層（３
０）に比べて他方の拡散層（３１）の不純物濃度を低く
設定することにより、前述の効果が得られるが、前記斜
めからのイオン注入と組み合せて実施してももちろんよ
い。

また、Ａｓ中を拡散層（６ａ）、　　（７ａ）にイオン
注入した後、前記拡散層（３Ｉ）には反対の不純物の例
えばＢ＋をイオン注入し、その濃度を実効的に低くする
ようにしてもよい。

施例について説明する。第４図（ａ）　、　（ｂ）にそ
れぞれ前記実施例の断面図および平面図を示す。

第４図（ａ）は第４図（ｂ）のＢ−Ｂ断面図である。

この実施例では基板（４０）には、第１図（ａ）に示し
たのと同様の複数のメモリセル（４１ａ）　、　（４１
ｂ）　。

（４１ｃ）　、　（４１ｄ）が連続して形成されたもの
になつｔ貫 ている。

すなわち、例えばメモリセル（４１ａ）の場合ドレイン
（４２）と浮遊ゲート（４３ａ）との重なりは０．３μ
ｍ程度であるのにに対し、ソース（４４）と浮遊ゲート
（４３ａ）との重なりはほとんどないように形成されて
いる。また、隣り合うメモリセルは図に示すようにそれ
ぞれソースとドレインを共有するものとなっている。ま
た、（４５ａ）　、　（４５ｂ）は選択セ選択されたメ
モリセル、例えばメモリセル（４１ａ）の制御ゲートに
ＶＰＰを加え浮遊ゲート（４３ａ）からドレイン（４２
）に電子を注入されて、前記浮遊ゲート（４３ａ）は正
孔が注入されて正の電位になっても、前記浮遊ゲート（
４３ａ）はソース（４４）と重なりをもたないように形
成されているので、前記ソース（４４）が正の電位にな
らない、あるいはなり難く、従って前記ソース（４４）
を共有する隣りの非選択のメモリセル（４１ｂ）のドレ
イン（４４）の電位に影響を与えないようにてき、誤動
作を生じないようにすることか可能である。

また、第４図に示すようにＮＡＮＤ型メモ型上モリセル
ス、またはドレインを中心として折り返しのパターンと
して形成してもよい。この場合、図の上側のメモリセル
（Ａ）にイオン注入する時に、下側のメモリセル（Ｂ）
にマスクを形成し、逆に、メモリセル（Ｂ）にイオン注
入するときはメモリセル（Ａ）にマスクを形成すればよ
い。このようにメモリセルのかたまりでマスクを形成で
きるので合わせずれに対する寸法の余裕を取る必要がな
くプロセス上有利である。また、前記ソース、またはド
レインをメモリセル（Ａ）　、　（Ｂ）で共有できるの
で、全体的に微細化が可能である。例えば４Ｍの場合的
１０％の面積の減少を期待できる。

さらに、本発明は上記実施例に限定されるものではなく
、ソース、ドレインとなる拡散層を形成する際、拡散係
数の異なるイオンを用いてイオン注入を行なうようにし
てもよい。例えば、第１図（ａ）において、第１の拡散
層（ｂ）を形成するのに拡散係数の大きいｐ＋、第２の
拡散層（７）を形成するのに拡散係数の小さいＡｓ中の
イオン注入を行うようにしてもよい。

また、前述した実施例はすべてＰＥＴＭＯ３型の例で挿 あったがＦＬＯＴＯＸ型の不葺発性メモリセルに対して
も同様に実施することができる。

［発明の効果コ 以上、述べたように本発明によれば読み出し回数が多く
なってもしきい値電圧（■ＴＨ）の変動が

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を説明するための
断面図、第３図は本発明の他の実施例を説明するための
断面図、第４図は本発明をＮＡＮＤ型磨 ある。 １・・・基板、２・・・トンネル酸化膜、３・・・浮遊
ゲート、５・・・制御ゲート、６．７，６ａ、７ａ・・
・拡散層、 ４１ａ、４１ｂ、４１ｃ、４１ｄ ・・・メモリセル、 ４２゜ ４５・・・拡散層、 ４５ａ、４５ｂ ・・・選択セル。

Claims (1)

1. 【特許請求の範囲】 （１）半導体基板上に第１の絶縁膜を介して浮遊ゲート
   とさらに第２の絶縁膜を介して制御ゲートが設けられ、
   前記浮遊ゲートの両側の前記基板に第１、第２の拡散層
   が設けられてなる不揮発性メモリ装置において、前記拡
   散層のうち前記浮遊ゲートから電子が注入される第１の
   拡散層に比べて第２の拡散層は前記浮遊ゲートとの接合
   容量が小となるように形成されたことを特徴とする不揮
   発性メモリ装置。 （２）前記浮遊ゲートから電子が注入される第１の拡散
   層の不純物濃度に比べて第２の拡散層の不純物濃度を低
   く設定したことを特徴とする請求項１記載の不揮発性メ
   モリ装置。（３）前記浮遊ゲートから電子が注入される
   第１の拡散層に比べて第２の拡散層は前記浮遊ゲートと
   の重なり部分の面積が小であることを特徴とする請求項
   １記載の不揮発性メモリ装置。 （４）前記浮遊ゲートから電子が注入される第１の拡散
   層および第２の拡散層は前記第１の拡散層の領域のみへ
   の第１のイオン注入を行った後、前記第１の拡散層側か
   ら斜めイオン注入を行ない、その後熱処理により拡散し
   て形成されたものであることを特徴とする請求項１記載
   の不揮発性メモリ装置。