JPH02128524A - Ａｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、アナログ信号をデジタル信号に変換するＡ
Ｄ変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のＡＤ変
換回路に関するものである。 〔発明の概要〕 本発明のＡＤ変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のＡＤ変換器において、下位の数値化変換レベルの幅を
拡張することによって上位変換コードの補正が行われる
ようにすると共に、ＡＤ変換回路のＩＣ化に際して、回
路構成が容易になるようにしたものである。 〔従来の技術〕 アナログ信号をデジタル信号に変換するＡＤ変換器には
、各種の変換方式が提案されているが、一般的には、ア
ナログ信号の振幅を変換ビット数と等しくなるように量
子化し、量子化された信号を複数個のコンパレータに入
力してデジタルコードに変換するフラッシュタイプ（並
列型）のＡＤ変換回路が多用されている。 このような並列型のＡＤ変換器は原理的には高速動作が
可能であるが、変換ビット数をｎとすると、少なくとも
２ｎ−１個のコンパレータが必要になり、例えば８ビツ
トの変換コードを得るために２５５個の比較器が必要に
なる。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をＩＣ化によって形成することが
要請される。 そこで、アナログ信号をｎビットのデジタル信号に変換
する際に、まず、アナログ信号を粗い量子化によって数
値化し、ＭＳＢを含む上位のａビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、ＬＳＢを含む下位ｂ（ｎ−ａ
）ビットの変換コードを得るようにしたＡＤ変換回路が
提案されている。 第８図はかかる新直並列型のＡＤ変換回路（以下、単に
直並列型のＡＤ変換回路という）の概要を示すブロック
図であって、アナログ信号を４ビツトのデジタルコード
に変換する回路構成を示している。 コノ図で、Ｒ１〜ＲＩ６は基準電位ＶＲＴ−ＶＲＢ（Ｏ
〜２Ｖ）の端子に直列に接続されている基準抵抗、Ｃｌ
ｌ１”ＣＵ３は一方の入力端子に変換すべきアナログ信
号Ｖｉｎが供給され、他方の入力端子に前記基準抵抗Ｒ
１〜Ｒ１６で分圧された粗い量子化レベルの基準電圧（
Ｖｌ、Ｖ２．Ｖ３）が入力されている上位コンパレータ
、ＣＤＩ〜ＣＤ３は同じくアナログ信号Ｖｉｎが一方の
入力端子に供給され、他方の入力端子には前記基準抵抗
Ｒ１”ＲＩ６で細かく分圧された基準電圧がスイッチＳ
１〜ＳＩ２を介して供給されている下位コンパレータで
ある。 又、−点鎖線で囲ったＥｌの部分は上記コンパレータＣ
旧〜ＣＵ３から出力される２値上号をエンコードして、
例えば、２ビツトのバイナリコード（又は２の補数コー
ド）に変換する第１のエンコーダ、Ｅ２は同じく下位コ
ンパレータＣＤＩ〜ＣＤ２から出力される２値上号を２
ビツトのバイナリコードに変換する第２のエンコーダで
ある。 第１のエンコーダＥ１には相補出力アンプＣＡｌ−ＣＡ
３及びアンドゲートＡ１〜Ａ４及びＲＯＭ回路が設けら
れており、アントゲ−）Ａ＋から“ｌ”レベルの信号が
出力されたときは前記スイッチ３１〜Ｓ３をオンに制御
し、アントゲ−）Ａ２から“ｌ”レベルの信号が出力さ
れるとスイッチＳ４〜Ｓ６がオンとなり、以下、同様に
アントゲ−）Ａ３．及びＡ４の出力によってスイッチＳ
７〜Ｓ９及びＳ　１０”　Ｓ　１２がオンとなるように
コントロールされる。 このような直並列型のＡＤ変換回路は、例えば第９図に
示すように、アナログ信号Ｖｉｎはサンプリングパルス
ＰＳの立上がり点でサンプリングされ、そのサンプリン
グ電圧ＶＳが供給されると、第１のエンコーダＥ１がク
ロック信号ＣＬＫの立下がり時点Ｔ　ｓ　（τ＾遅れた
点）で動作して、上位コンパレータＣＵＩ〜ＣＵ３の２
値上号出力を上位２ビツトのコード信号ＤＩ、Ｄ２　に
変換して出力し、同じサンプリング電圧ＶＳ　の値をク
ロック信号ＣＬＫの立上がり時点Ｔ　ｃ　（τＢ遅れた
点）で動作する第２のエンコーダＥ２によって下位のコ
ード信号Ｄ　３　、Ｄ　４に変換するように駆動される
。 すなわち、まず、基準電圧ＶＲＴ〜ＶＲ８を分圧した基
準電圧ｖｌ、ｖ２．ｖ３　とサンプリング電圧ＶＳが、
上位コンパレータＣυ１〜ＣＵ３によって比較され、例
えばＶ３　＜Ｖｓ　＜Ｖ７であれば、上位コンパレータ
ＣＵ３の出力が高電位（Ｈ）となり、ＣＵｌ　＋　ＣＵ
２は低電位（Ｌ）レベルになる。 すると、アンドゲートＡ３の出力のみが“ｌ”となり、
他のアントゲ−）　Ａ　＋　＋　Ａ　２　、Ａ　４は°
“０”値を示す。 その結果、第１のエンコーダＥ１かも上位２ビツトの変
換コードとして（ｏ　ｉ）が出力される。 次に、この上位２ビツトの変換コードをラッチした状態
でアンドゲートＡ３からコントロール信号が出力され、
スイッチＳ７〜Ｓ９をオンにする。 すると、Ｖ３　＜ＶＳ　＜Ｖ２のレベルにあるサンプリ
ングされたアナログ信号が、さらに、抵抗Ｒ９〜Ｕ＋２
によって分圧された基準信号Ｖ２３−１　。 Ｖ２３−２　、　Ｖ２３−３と下位コンパレータＣＤ１
〜ＣＤ３によって比較され、例えば、Ｖ　２３−１　＞
　Ｖ　ｓ　＞　Ｖ　２３−２であるときは第２のエンコ
ーダＥ２から下位２ビツトの変換コード１０が出力され
る。 その結果、第１及び第２のエンコーダＥ１．Ｅ２からア
ナログ信号ＶＳの４ビツト変換コード（０１１０）が出
力されることになる。 〔発明が解決しようとする問題点〕 この直並列型ＡＤ変換回路は、変換コードを上位、及び
下位の２ビツトに分けて出力するため、４ビツトのＡＤ
変換を行う際に必要とされるコンパレータの数を６個に
低減することができ、例えば８ビツトのＡＤ変換を行う
際は、並列型のＡＤ変換器では２５５個のコンパレータ
が必要であるが、この方式の場合は上位及び下位をそれ
ぞれ４ビツトにすることにより（２４−１）Ｘ２＝３０
個ですむという利点がある。 しかしながら、変換コードが２段階で行われるため、特
に、サンプリング周波数を高くしたときに次に説明する
ような問題点が発生する。 アナログ信号を早い周期でサンプリングしたときは、一
般的に、第１０図（ａ）、（ｂ）に示すようにサンプリ
ング回路の応答性によってサンプリング時点ｔｏからた
だちに一定のサンプリング電圧ＶＳが得られることはな
く、初期の段階ではオーバーシュートが発生したり、セ
トリングタイムが長くなる場合が生じる。又、ＡＤ変換
回路を駆動するクロック信号の影響（キックパック）も
サンプリング電圧ＶＳの変動を引き起す。 すると、上位変換コードを出力する時点ＴＨと、下位変
換コードを出力する時点ＴＬのサンプリング電圧が異な
ることになる。 この場合、前述した４ビツトのＡＤ変換回路で説明した
ように、アナログ信号ＶＳが上位２ビツトの量子化レベ
ルの中間にある場合はともかくも、この量子化レベルの
近傍、例えば、基準電圧ｖｌ、ｖ、、、ｖ３のレベルに
きわめて近い場合は問題がある。 例えば、アナログ信号の変換コードの真値が（ｏ　ｉ　
ｔ　ｉ）の場合は、上位の変換時点Ｔ１１で１　ＬＳＨ
の誤差が生じると、上位２ビツトが〔１０〕になり、こ
の〔１０〕の変換コードによって下位のコンパレータが
選択されることにより（ｉｏｏｏ）に変化することにな
る。 したがって、前記したようにサンプリング回路の七トリ
ング特性が悪い場合は、上記コードの場合では比較的早
いタイミングで変換される上位２ビツトの変換コードが
（０１）から（ｉｏ）に変化し易くなり、一般的に上位
の量子化レベル近傍の変換リニアリティが悪いという問
題点がある。 〔問題点を解決するための手段〕 本発明は、かかる問題点を解消することを目的としてな
されたもので、マトリックス状に配列されているスイッ
チングブロックと、このスイッチングブロックの行方向
に配置されている」三位コンパレータによってアナログ
信号を、まず、上位の変換ビットによって数値化し、次
に、前記マトリックス状に配列されたスイッチングブロ
ックと。 このスイッチングブロックの列方向に配置されて　Ｏ いる下位コンパレータによって下位の変換ビットに数値
化するような直並列型のＡＤ変換回路を構成し、下位の
変換ビット数を上位の変換ビット数より大きく設定して
下位の変換コードとして出力されるデータが、上位の変
換コードのデータと異なるときは、上位の変換コードの
データを強制的に修正するような構成とする。そして、
本発明ではさらに、基準電圧の印加点を半周期ずらし、
かつ、スイッチングブロックを能動化するコントロール
ライン数を少なくすると共に、同一の基準電圧が印加さ
れるスイッチングブロックの列及び下位コンパレータを
統合することによりマトリックス回路の配線及び下位コ
ンパレータの配線を容易にするものである。 〔作用〕 冗長ビットを付加した直並列型のＡＤ変換回路の場合は
、一般に基準電圧の印加回路及びコントロール回路が複
雑になるが、基準抵抗ラインの折り返し点を半周期ずら
すと共に、同一基準電圧が印加されるスイッチングブロ
ックの列を１個の下位コンパレータに入力するように統
合することによってＩＣ化における配線パターンを容易
にすることができる。 〔実施例〕 第１図は本発明の基礎となる冗長ビットを付加した直並
列型のＡＤ変換回路の一実施例を示す回路図であって、
アナログ信号Ｖｉｎを４ビツトのデジタルコードに変換
する回路構成を示している。 この図で、１１−１７．２１〜２７．３１〜３７、及び
４１〜４７はマトリックス状に構成されているスイッチ
ングブロックを示しており、この実施例では各スイッチ
ングブロックは４行−７列のマトリックス回路ｌＯとさ
れている。 各スイッチングブロックには差動型のアンプ構成とされ
ているトランジスタＱ１．Ｑ２及びＱ３を備えており、
一部分を除くと一方のトランジスタ素子側には基準電圧
ＶＲＴ−ＶＢＴを基準抵抗Ｒ１〜ＲＩ６で分圧した基準
電圧が供給され、他方のトランジスタＱ２側にはデジタ
ルコードに変換すべきアナログ信号■ｌｎがそれぞれ供
給されている。そして、共通エミッタは後述するコント
ロール信号によってスイッチングされるトランジスタＱ
３を介して、それぞれ電流源Ｉに共通して接続される。 又、トランジスタＱｌ、Ｑ２のコレクタには抵抗ｒを介
して電源ＶＤＤが供給され、その出力端子は７個の下位
コンパレータ５１〜５７の比較器ＣＤＩ〜ＣＤ７にそれ
ぞれ入力され、下位コンパレータ５１〜５７の初段アン
プを兼用している。 各スイッチングブロック内のトランジスタＱ　１ｒＱ２
は、それぞれのペースエミッタ間電圧ＶＢＦのバラツキ
がきわめて小さくなるように、ＩＣ基板上でそのベース
領域が他のトランジスタ素子より広くなるように設定さ
れ、ＶＢＦのバラツキが少なくとも変換ビットのＬＳＢ
の量子化レベル幅よりも、さらに小さくなるように設定
されている。 そのため、このマトリックス状に配置されたスイッチン
グブロックの領域は、ＩＣ化に際してもっとも大きな領
域を占めることになる。 斜線をひいたスイッチングブロック１１゜１２．１６，
１７，２１，２２，２６，２７゜３１．３２，３６，３
７，４１，４２，４６゜４７は２ビツトの下位変換コー
ドに対して、さらに２ビツトの冗長ビットを出力するも
のであり、特にこの中で、１１，１２，４１．４２　（
ダミーのスイッチングブロック）はコントロール信号に
よって能動化されたときに、常に、一定の２値上号“Ｈ
”又は“Ｌ”が出力されるように固定した入力信号が与
えられている。 又、特に、スイッチングブロックの第２行と第４行のト
ランジスタＱ＋、Ｑ２のコレクタは、スイッチングブロ
ックの第１行、第２行のトランジスタＱｌ、Ｑ２のコレ
クタ出力と反対方向のラインに接続され、基準電位ＶＲ
Ｔ　−ＶＢＴが印加される直列基準抵抗Ｒ１”’ＲＩ６
のラインが折り返しで作れるように工夫されている。 ６１．６２．６３は３個の上位コンパレータを示し、そ
れぞれ比較器ＣＵＩ〜ＣＵ３．相補型の出力アンブＣＡ
、及びアントゲ−）ＡＵＩ〜ＡＵ４を備えている。 」三位コンパレータ６１〜６３の各比較器Ｃυの一方の
入力にはアナログ信号Ｖｉｎが供給され、他方の入力に
は前述したように基準電位ＶＲＴ−ＶＢＴを粗い量子化
で分圧した基準電圧ｖｌ、ｖ、、ｖ３が供給される。そ
して、」−位コンパレータ６１゜６２．６３の各比較器
ＣＵの出力は、サンプリングされたアナログ信号のレベ
ルに対応して“Ｈ”又は“Ｌ”レベルとなり、各アント
ゲ−）Ａｕのいずれか１個のみが“１”レベルを出力す
るように構成されている。 各アントゲ−）Ａｕの出力信号はワイヤード接続され第
１のエンコーダ８０を介してバイナリコードに変換され
、後述する選択ゲート９３において、上位の２ビツトの
コードＤ　Ｉ　、Ｄ　２　に修正が加えられる。 下位コンパレータ５１〜５７も上位コンパレータと同様
に構成されており、特に、下位コンパレータ５３，５４
．５５は上位コンパレータによっ■ て選択された量子化レベル内をさらに細かく数値化して
下位の２ビツトのコードＤ　３　、Ｄ　４　を第２のエ
ンコーダ７０を介して出力する。 しかし、このＡＤ変換回路では、この下位コンパレータ
の左右に２ビツトの冗長コードを生じるコンパレータ５
１，５２及び５６．５７が設けられ、上位コンパレータ
の変換範囲外のアナログ信号Ｖｉｎに対してもコード変
換動作が行われるようになされている。 以下、上記した実施例の動作をアナログ信号Ｖｉｎのサ
ンプリング電圧がＶＳの場合について説明する。 例えば、サンプリングされたアナログ信号のサンプリン
グ電圧ＶＳがＶＲＢ＜Ｖｓ＜ＶＳであれば、上位コンパ
レータ６１，６２．６３の比較器ＣＵの出力がすべて“
Ｌ”となり、そのアントゲ−）Ａｕは上から（ＯＯＯ１
）の２値上号を出力する。そして、この信号（０００１
）が第１のエンコーダ８０に入力されると、ワイヤード
オア回路によって最初の２列のラインＣＩ）には■ （ｏｏ）、次の２列のライン〔■〕も（００）、次の２
列のライン〔■〕には〔Ｏ１〕が出力される。 又、サンプリング電圧ＶＳがＶＳ　＜Ｖｓ　＜Ｖ２のと
きは同様に上位コンパレータのアンドゲートＡｕ＋　、
　Ａｕ２　、　Ａｕ３　、　Ａｕ４カら（００１０）　
、！＝ナル信号が出力され、これが第１のエンコーダ８
ｏに入力されるとライン（Ｉ）から〔ｏｏ〕、ライン（
Ｕ）からは（０１）、ライン（ｍ）からは（１０）が出
力されるように構成されている。 以下、Ｖ２＜Ｖｓ　＜Ｖ＋　　、Ｖ＋　＜Ｖｓ　＜ＶＲ
Ｔの場合を含めて第１のエンコーダ８ｏの入力と出力の
関係を第２図に示す。 そして、各アンドゲートＡＵ（＋、２，３．４）の中で
２値出力上号がＨとなっているコントロールライン（Ｘ
Ｉ、Ｘ２．Ｘ３．Ｘ４）に接続されている各スイッチン
グブロックのトランジスタＱ３がオンに制御され、さら
に量子化レベルの細かな数値化が実行される。 例えば、アントゲ−）Ａｕ３のみが“Ｈ”レベルになる
とスイッチングブロック３１〜３７のトランジスタＱ３
がオンとなり、基準抵抗Ｒ１〜ＲＩ３で分圧された基準
電圧とサンプリング電圧ＶＳがスイッチングブロック３
１〜３７で差動的に増幅され、下位のコンパレータ５１
〜５７によって比較されることになる。同様に、アンド
ゲートＡυ２がＨレベルのときはスイッチングブロック
２１〜２７が能動化される。 このように、下位の変換コードはスイッチングブロック
の行単位で、サンプリングされた電圧ＶＳ　とその行の
基準抵抗で分圧された基準電圧が比較され、下位コンパ
レータ５１〜５７のアントゲ−）　Ａ［ｌｌ〜ａＯＳか
ら第３図に示すように２値上号が出力され、この２値上
号がエンコードされることにより、下位コードライン（
ＩＶ）からは下位２ビツトの変換コードＤ３．Ｄ４が出
力される。 又、同時に修正ラインｖ、ｖｒ、■の出力レベルも第３
図に示すように変化する。 そして、以下■、■、■で示すように、この修正ライン
ｖ、ｖｒ、■のいずれかにルベルの信号が出力されたと
きに、前記第１の１ンコーダ８０のラインＩ、ＩＩ、Ｉ
ＩＩからの上位２ビツトのコード０１１０２がオアゲー
トＯＲ１，ＯＲ２を介して選択的に出力されることにな
る。 ■　修正ラインＶｌ（Ｏライン）に１が生じる変換コー
ド、すなわち、下位２ビツトの変換コードＤ３．Ｄ４が
上位の変換コードに対応して

〔００〕（０１）（１０）
（１１）となるときは、禁止ゲート９２を構成するアン
ドゲートＡ＋、Ａ２の出力が０になるため、選択ゲート
９３内にあるアンドゲートＡ　＋　、　Ａ　３．　Ａ　
４　、　Ａ　６の出力は０になり、第１のエンコーダ８
０から出力されるライン（ＩＩ）の上位ＤＩＩＤ２のコ
ードが選択ゲート９３のアンドゲートＡ２．Ａ５及びオ
アゲートＯＲＩ、ＯＲ２を介して、そのまま出力される
。 この■のケースは、上位２ビツトの変換コードを出力す
るアナログ信号のレベルが下位２ビツトの変換コードを
出力するときのアナログ信号と変化していない場合を示
しており修正が行われない。 ■　修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアントゲ−１・
Ａ１の出力が１となり、選択ゲート９３のアントゲ−）
ＡＩ、Ａ４が開く。その結果、このアントゲ−）Ａｌ、
Ａ４　に入力されているラインＩの上位２ビツトのコー
ドＤ　Ｉ　＊　Ｄ　２がオアゲー）ＯＲＩ、ＯＲ２を介
して出力される。 この■のケースは、上位２ピツ）Ｄｌ、Ｄ２　を数値化
したときのアナログ信号のレベルが、下位２ピントＤ　
３　、　Ｄ　４を数値化したときのアナログ信号より高
い場合に修正を行うものであり、例えば、第４図で示す
ようにアナログ信号のサンプリング値ＶＳの真値が■＾
であるときに、上位２ビツトの変換コードが誤って（ｉ
ｏ）を出力し、下位コンパレータが正しい下位２ビツト
の変換コード〔１１〕を出力した時に、上位２ビツトの
変換コード〔１０〕から１を引いて〔Ｏ１〕に修正して
、正しいコード出力（０１１１）を得るものである。す
なわち、この場合はコントロールラインが間違ってスイ
ッチングブロックのラインを選択したことになるが、冗
長ビットを検出する右側の下位コンパレータ５７が〔１
１〕を出力するために、上位２ビツトの変換コードが修
正されることになる。 ■　修正ライン■（＋１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアントゲ−）Ａ
２の出力が１となり、選択ゲート９３のアントゲ−）Ａ
３．Ａ６が開かれる。その結果、このアントゲ−）Ａ３
１Ａ６に入力されているライン■の上位２ビツトのコー
ドＤＩ、Ｄ２がオアゲー）　ＯＲ１，ＯＲ２を介して出
力され、上位２ビツトのコードに−ｌを加えることにな
る。 すなわち、この■のケースは、上位２ビットＤ１．Ｄ２
　を数値化したときのアナログ信号のサンプルレベルが
そのときの量子化レベル範囲より低かった場合に修正を
加えるものであって１例えば、アナログ信号の真値が第
４図のＶＢ点にあるときに、上位２ビツトが

〔００〕と
なったとき、下位２ビツトの数値化が

〔００〕を出力す
ると。 上位２ビツト

〔００〕に＋１を加えて（Ｏｌ）とし、正
しいアナログ信号のサンプル電圧Ｖ８に対応する（Ｏｌ
　００）を出力するようにしたものである。 このＡＤ変換回路は上記したように下位コンパレータに
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは（
第４図の斜線で示す領域）、修正ラインＶ、又は■にＨ
レベルの信号が出力され、上位変換コードの修正を行う
ので、高速のサンプリングによってサンプリング回路の
七トリング特性が悪いときでも、下位の時点で検出した
正確な変換コードを得ることができる。 なお、スイッチングブロックの第２行、及び第４行では
回路構成の制約から基準電圧の印加力向が第１行、及び
第３行と逆になっている。そのため、この第２行、及び
第４行がコントロール信号によって選択されたときは、
インバータ１００から“ｌ”レベルの信号が反転ゲート
９１．及びｅｘ−ＯＲ（１、２）に供給され、修正ライ
ンＶ、及び■の信号を反転すると共に、下位２ピツトの
変換コードＤ３．Ｄ４のコードを反転するようにしてい
る点に柱意が必要である。 第５図（ａ）は本出願人が先に提案した第１図のＡＤ変
換回路をさらに変形した一実施例を示す回路図で、第１
図と同一部分は同一符号とされている。 この第５図（ａ）の実施例の特徴は、第５図（ｂ）に示
すように基準電位ＶＲＩ−ＶＲＢ間を分圧している基準
抵抗（Ｒ＋　”Ｒ１６）のラインの折り返し点を１７２
周期ずらすことによって構成されている。 すなわち、この実施例では、基準抵抗のＲ２Ｒ３の接続
点Ａ、Ｒ６−Ｒ７の接続点Ｂ　、　ＲＩＯ−Ｒ１＋の接
続点Ｃ，ＲローＲ１５の接続点りが折り返し位置となる
ように構成され、その結果、マトリックス回路が５行に
変換されている。 そして、第１図において、同一の基準電圧が印加されて
いる９組のスイッチングブロック１５・２１、スイッチ
ングブロック１６−２２．スイッチングブロック１７−
２３．スイッチングプロツク２５−３１．スイッチング
ブロック２６−３２、スイッチングブロック２７・３３
．スイッチングブロック３５−４１．スイッチングブロ
ック３６・４２．スイッチングブロック３７・４３を共
通化することにより、スイッチングブロックの数を９個
減少させるように構成され、全体的には５行−８列のマ
トリックス編成とされている。 又、上位コンパレータ６１，６２．６３の出力側には４
個のＯＲ回路ＯＲ＋　〜ＯＲ４が設けられ、上位変換コ
ードが〔１１〕となる量子化レベル範囲では、」−位の
アンドゲートＡｕ＋のみが°′ｌルベルとなり、コント
ロールラインＸｌ。 ｘ２を介してスイッチングブロックの第１行及び第２行
が能動化され、この場合、スイッチングブロック１３，
１４，１５．１６が下位変換コードを、スイッチングブ
ロック１１，１２，１７゜１８は下位変換コードの上下
にある冗長ビットを検出するモードになる。 又、同様に」三位変換コードが〔ｌＯ〕となる量子化１
／ベル範囲では、アントゲ−）Ａυ２の出力が“１”と
なり、コントロールラインＸ２．Ｘ３によってスイッチ
ングブロックの第２行及び第３行が能動化され、スイッ
チングブロック２３　、２４　。 ２５．２６が下位変換コードを、スイッチングブロック
２１，２２，２７．２８が下位変換コードの冗長ビット
を検出することになる６ 以下、同様に上位変換コードが〔Ｏ１〕のときは、第３
行及び第４行が能動化され、

〔００〕のときは第４行及
び第５行が能動化される。 したがって、能動化されたときに一定の出力信号を下位
コンパレータに供給するスイッチングブロック１１，１
２，４６，４７．４８　（ダミー・スイッチングブロッ
ク）と、スイッチングブロック１３，１４．４５以外の
スイッチングブロックは、下位変換コードの検出と、冗
長ビットの検出の両方を兼用していることになる。 又、ダミーのスイッチングブロック１１゜１２．４６，
４７．４８は差動対のトランジスタを省略し、コントロ
ール信号によって直接下位コンパレータに“Ｈ”及び“
Ｌ”レベルの信号を供給するようにしているため、マト
リックス回路の配線をさらに簡易化している。 さらに、第１図において示されている修正信号のライン
Ｖ、ＶＴ、■は２系統（Ｒ）、（Ｌ）が設置されており
、後述するように、第２のエンコーダ９０からはコード
ライン■から下位変換コードＤ３．Ｄ４が出力されると
同時に、上位変換コードによって選択されるスイッチン
グブロックの行によって、２種類の修正信号が６本の修
正ラインＶ　（Ｒ−Ｌ）、Ｖｌ　（Ｒ−Ｌ）、■（Ｒ−
Ｌ）より出力され、修正信号選択回路９４を介して選択
ゲート９３に供給されるように構成されている。 以下、このＡＤ変換回路において、下位変換コード及び
冗長ビットが得られる動作を第６図（＆）、（ｂ）を参
照して説明する。 第５図（ａ）で上位変換コードが〔１１〕又は〔Ｏ１〕
を出力するときは、アンド焚−）Ａｕ＋又はＡＵ３の出
力が“１”となり、このときは、第６図（Ｌ）に示すよ
うに８個のスイッチングブロック１〜８が能動化される
（以下、Ｒモードといラ）。 このＲモードでは、インバータ１００の入力（Ｈ）及び
出力（Ｌ）の信号によって、第５図（ａ）の出力ゲート
ＡＤ１ｏの出力は常にＯレベルであって、無視すること
ができ、オア回路０ＲＤＩの出力が“ｌ”となることに
より、アンドゲートＡＤ２は第６図（ａ）に示すように
下位の比較器ＣＤ２の出力信号のみで変化する。 又、オア回路０ＲＤ２はスルー回路になり、出力ゲー）
Ａｏｏは下位の比較器ＣＤＩの反転電圧をそのまま出力
するアンドゲートＡＤ９とすることができる。 したがって、第７図に示すように入力アナログ信号が各
スイッチングブロック１〜８に供給されている基準電圧
より高い場合、すなわち、各下位の比較器ＣＤＩ〜ＣＤ
８の正相出力信号がＨとなるときは、アントゲ−）　Ａ
ｏ＋のみが“ｌ”レベルとなり、第２のエンコーダ９０
からは下位変換コードＤ３・Ｄ４　＝　（０１）が出力
され、修正信号のライン■（Ｒ）から、＋１となる信号
が修正信号選択回路９４に供給される。 そして、前述したように第１のエンコーダ８０のライン
■のコードが選択され、上位変換コードに＋１を加える
修正が行われる。 アナログ信号のレベルが低下すると、第７図に示すよう
に、基準電圧の高い方のスイッチングブロックの出力か
らＬレベルに反転して行き、アントゲ−）Ａｏ＋から出
力されていた信号“１”がＡＣ３、ＡＣ３−・・・・・
の順で移動する。 その結果、下位変換コードＤ　３　ｏＤ４は〔０１〕（
００）（１１）（１０）・・・・・・と変化する。 下位アントゲ−）ＡＤ３〜ＡＤ６の出力信号が“ｌ”と
なるときに得られる下位コード〔１１〕（１０）（０１
）（１１）（００）は、上位変換コードの量子化レベル
範囲内に下位変換コードが得られた場合に相当し、修正
信号のライン■（Ｒ）から“ｌ”が得られることによっ
て、修正が行われない。 しかし、アンドゲートＡＤＩ　Ｉ　ＡＣ３が“１”とな
るときは修正ラインＶ　（Ｒ）から“１”が出力され、
上位変換コードに１を加え、アンドゲートＡＤ７〜ＡＤ
９が“ｌ”となるときは修正ラインの■（Ｒ）から“ｌ
”が出力され上位変換コードに−１を加えることになる
。 したがって、本発明のＡＤ変換回路は第１図のものに比
較して冗長ビットが下位側で１だけ増加したことになる
。 次に、上位のアントゲ−）ＡＵ２又はＡＵ４に“ｌ”レ
ベルの信号が出力されるＬモードの場合を第６図（ｂ）
を参照して説明する。 このＬモードのときは、インバータ１００の入力（Ｌ）
及び出力（Ｈ）によって出力ゲー）Ａｏ。 の出力信号は常に“０”であり省略される。 又、オア回路ＯＲｏ＋はスルー回路となり、オア回路０
ＲＤ２の出力は常に１となるから、第５図（ａ）のアン
トゲ−）ＡＣ３は下位の比較器ＣＤ７の出力に応じて変
化する。 さらに、出力ゲー）Ａｏ＋ｏは下位の比較器ＣＤ８の逆
相出力をそのまま出力するアントゲ−）ＡＣ３とするこ
とができる。 その結果、第６図（ｂ）に示すように、スイッチングブ
ロック１〜８が選択され、アナログ信号のレベルによっ
てスイッチングブロック１〜８が順次ＨレベルからＬレ
ベルに反転したときは、アントゲ−）ＡＤＩ”ＡＣ３が
数字の順に“１”レベルを出力することになる。 そして、このアントゲ−）ＡＤＩ”ＡＣ３の出力によっ
て、第２のエンコーダ９０からは第７図に示すように下
位変換コードＤ３・Ｄ４が得られるように構成される。 又、このＬモードのときは修正信号のラインＶ　（Ｌ）
、Ｖｌ　（Ｌ）、■（Ｌ）が修正信号選択回路９４によ
り選択され、Ｒモードの場合と同様に上位変換コードＤ
１・Ｄ２の修正を行うことになる。 以上説明したように、第５５！Ｊ（ａ）で示した本発明
の実施例によると、上位変換コードによって選択される
スイッチングブロックの行は２行８列となり、この各ス
イッチングブロックに供給する基準電圧の配線距離が均
等に、かつ短縮することができる。 又、ダミーのスイッチングブロック（１１゜１２．４６
，４７．４８）以外は、ド位変換ビットと、丸五−ビッ
トの内力を検出することができるように兼用できる配置
となっているため、変換ビット数ｎが大きくなる程、ス
イッチングブロックの数を大幅に少なくすることが可能
になり、スイッチングブロックのマトリックス回路をＩ
Ｃ化する際に、きわめで有効である。 以上の実施例は、４ビツトのＡＤ変換回路に対して、１
−位２ビット、下位２ビツト＋冗長３ビツトを得るよう
に構成したが、−・般にｎビットであれば、−１−位ａ
ビット、下位ｎビットに分け、ａ　＋　ｂ　＝　ｎにす
ると共に、冗長ビットｃ＞ｂを付加するようにすると、
本発明のＡＤ変換回路を同様な手法によって、スイッチ
ングブロック及び下位］ソバ１／−タを省略した修正型
のＡＤ変換回路をスイッチングブロック及び下位コンパ
レータを省略した修１■：型のＡＤ変換回路を構成でき
ることはいうまでもない。ヌ、ａ十り＝ｎ、ａ＜ｂ。 ｃ　＜　ｂとなるように設定することもできる。 〔発明の効果〕 以−１−説明したように、本発明のＡＤ変換回路は、ア
ナログ信号を２段階でデジタル信号に変換するような直
並列型のＡＤ変換回路において、スイッチングブロック
をマトリックス状に配置し、この各スイッチングブロッ
クに印加される基準電圧を基準抵抗ラインの折り返し点
を１／２周期ずらして各基準抵抗の接続点から供給する
ように構Ｊ＆１２、かつ、同一基準電圧に接続されてい
るスイッチングブロックを統合してマトリックス回路を
簡易化すると共に、下位コンパレータの数を低減してい
るので、基準電圧印加回路長を各スイッチングブロック
に対して等しくすることができると同時に、各スイッチ
ングブロックの数を低減させることができ、変換ビット
数が大きくなる程、回路規模の簡略化に対して大きな効
果を与λ−ることかできる。 又、１位コンパレータ及び下位アンドゲートの数を少な
くすることによって低電力化及び小型化をはかることが
できるという利点がある。

【図面の簡単な説明】

第１図は本発明の基礎となるＡＤ変換回路の・実施例を
示す回路図、第２図、第３図は上位。 及びド位の変換コードを示すパターン図、第４図はｉ−
１化レベルと変換コードの関係を示す図、第５図（ａ）
、（ｂ）は本発明の実施例を示す基本回路図とその説明
図、第６図（ａ）、（ｂ）は本発明の直並列型ＡＤ変換
回路の士゛位変挽回路の説明図、第７図は変換コードと
修正信号のデータ図、第８図は従来の直並列型ＡＤ変換
回路のブロック図、第９図はサンプリングのタイミング
波形図、第１０図（ａ）、（ｂ）はサンプリング波形図
である。 図中、１１−１７．２１〜２７．３１〜・３７゜４１〜
４７はスイッチングブロック、５１〜５７はＦ位コンパ
レータ、６１〜６３は上位コンパレータ、８０は第１の
エンコータ、９０は第２のエンコーダを示す。 手 続 ネ甫 正 ＝宇ｋ （自発） 昭和６３年１２月２３日

Claims (1)

1. 【特許請求の範囲】 基準電位を直列接続したｎ個の抵抗によって分圧した各
   基準電圧と、被変換入力信号を比較し、かつ、上位変換
   出力信号によって行毎に能動化され、マトリックス状に
   配列されたスイッチングブロックと、前記スイッチング
   ブロックの行方向の特定の位置に印加されている基準電
   圧と、前記被変換入力信号を比較して上位ａビットの変
   換コードを得る上位コンパレータと、前記スイッチング
   ブロックの列方向の出力が共通して入力され、下位ｂビ
   ットの変換コードと、前記上位コンパレータの変換範囲
   外にある冗長ｃビットを得る下位コンパレータを備え、 前記基準電圧の最高値及び最低値となる点が前記マトリ
   ックス状に配置されたスイッチングブロックの行方向の
   中間点に位置するように基準抵抗ラインを折り返し、２
   行を単位としてスイッチングブロックを能動化し、かつ
   、同一基準電圧が印加されているスイッチングブロック
   列を統合することによって、このスイッチングブロック
   列に接続されている下位コンパレータ、及びアンドゲー
   ト回路を共通化したことを特徴とするＡＤ変換回路。 （２）冗長ビットを形成するダミーのスイッチングブロ
   ックが、上位変換出力信号によって駆動される１個のト
   ランジスタによって構成されていることを特徴とする特
   許請求の範囲第（１）項に記載のＡＤ変換回路。