JPH0212929A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0212929A JPH0212929A JP63163286A JP16328688A JPH0212929A JP H0212929 A JPH0212929 A JP H0212929A JP 63163286 A JP63163286 A JP 63163286A JP 16328688 A JP16328688 A JP 16328688A JP H0212929 A JPH0212929 A JP H0212929A
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- gate
- electrodes
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- drain
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/794—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising conductive materials, e.g. silicided source, drain or gate electrodes
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/605—Source, drain, or gate electrodes for FETs comprising highly resistive materials
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Junction Field-Effect Transistors (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ソース電極が共通の互いに整合する１対のＭ
ＥＳＦＥＴ （ショットキーバリヤゲート形電界効果ト
ランジスタ）又は１対のＭＯＳＦＥＴ（絶縁ゲート形電
界効果トランジスタ）から成る差動ソース結合電界効果
トランジスタ回路を有する例えば差動増幅器、演算増幅
器等の半導体集積回路に関するもので、特にゲート電極
幅の大きい前記ＦＥＴの各電極及び配線電極のパターン
設計の改善に使用されるものである。
ＥＳＦＥＴ （ショットキーバリヤゲート形電界効果ト
ランジスタ）又は１対のＭＯＳＦＥＴ（絶縁ゲート形電
界効果トランジスタ）から成る差動ソース結合電界効果
トランジスタ回路を有する例えば差動増幅器、演算増幅
器等の半導体集積回路に関するもので、特にゲート電極
幅の大きい前記ＦＥＴの各電極及び配線電極のパターン
設計の改善に使用されるものである。
（従来の技術）
ソース電極が共通で互いに整合する２つのＭＥＳＦＥＴ
から成る差動ソース結合電界効果トランジスタ回路を主
構成要素とする差動増幅器に含まれる該回路を例として
、従来技術について以下説明する。
から成る差動ソース結合電界効果トランジスタ回路を主
構成要素とする差動増幅器に含まれる該回路を例として
、従来技術について以下説明する。
第６図は従来の該回路を電気記号で示した回路図であり
、第７図はその電極パターンを示す模式的平面図である
。 第６図及び第７図において、２つのＧａ Ａｓ Ｍ
ＥＳＦＦ、ＴＱＩ及びＧ２のソース電ｉｆｆ！ｓは共通
であり、ソース端子ＴＳを含むソース配線ｔ、ｉｔ、ｓ
に接続する。 １対のドレイン電ｆ！Ｄ１及びＤ２は、
ドレイン端子ＴＤＩ及びＴＤ２のそれぞれを含むドレイ
ン配線電極ＬＤＩ及びＬＤ２に接続する。 又１対のゲ
ート電極Ｇ１及びＧ２はゲート端子ＴＧＩ及びＴＧ２の
それぞれを含むゲート配線電極ＬＧＩ及びＬＧ２に接続
される。 なお符号１１及び１２はそれぞれＦＥＴＱＩ
及びＧ２のゲート金属と配線金属の接続部分である。
又破線で囲まれる領域１０は半絶縁性Ｇａ ＡＳ基板中
に形成されている高濃度のＮ＋ソース及びＮ４ドレイン
領域を含む活性層領域の概略の位置を示す。
、第７図はその電極パターンを示す模式的平面図である
。 第６図及び第７図において、２つのＧａ Ａｓ Ｍ
ＥＳＦＦ、ＴＱＩ及びＧ２のソース電ｉｆｆ！ｓは共通
であり、ソース端子ＴＳを含むソース配線ｔ、ｉｔ、ｓ
に接続する。 １対のドレイン電ｆ！Ｄ１及びＤ２は、
ドレイン端子ＴＤＩ及びＴＤ２のそれぞれを含むドレイ
ン配線電極ＬＤＩ及びＬＤ２に接続する。 又１対のゲ
ート電極Ｇ１及びＧ２はゲート端子ＴＧＩ及びＴＧ２の
それぞれを含むゲート配線電極ＬＧＩ及びＬＧ２に接続
される。 なお符号１１及び１２はそれぞれＦＥＴＱＩ
及びＧ２のゲート金属と配線金属の接続部分である。
又破線で囲まれる領域１０は半絶縁性Ｇａ ＡＳ基板中
に形成されている高濃度のＮ＋ソース及びＮ４ドレイン
領域を含む活性層領域の概略の位置を示す。
差動増幅器では、１対のＭＥＳ ＦＥＴＱＩ、Ｇ２を
構成する対応部分の形状材質例えばチャネル活性層の不
純物濃度分布とその領域等が等しく、２つのＦＢＴの電
気的特性例えば伝達アドミタンスやトレイン電圧電流特
性等が整合していること（以下この等しく整合している
ことをベア性と呼ぶ）が非常に重要である。 差動増幅
器では１対の入力端子ＴＧＩ及びＴＧ２にそれぞれ■１
及びｖ２の入力電圧を与えると出力端子ＴＤＩ及びＴＤ
２間に（Ｖｌ−Ｖ２）に比例する増幅された電圧が得ら
れる。 対を成すＦＥＴＱｌ、Ｇ２のベア性が良好であ
れば、電源電圧変動、温度変化等によるＦＥＴの特性変
化の影響は直接出力端子に現われず、極めて広い範囲で
安定動作ができる。
構成する対応部分の形状材質例えばチャネル活性層の不
純物濃度分布とその領域等が等しく、２つのＦＢＴの電
気的特性例えば伝達アドミタンスやトレイン電圧電流特
性等が整合していること（以下この等しく整合している
ことをベア性と呼ぶ）が非常に重要である。 差動増幅
器では１対の入力端子ＴＧＩ及びＴＧ２にそれぞれ■１
及びｖ２の入力電圧を与えると出力端子ＴＤＩ及びＴＤ
２間に（Ｖｌ−Ｖ２）に比例する増幅された電圧が得ら
れる。 対を成すＦＥＴＱｌ、Ｇ２のベア性が良好であ
れば、電源電圧変動、温度変化等によるＦＥＴの特性変
化の影響は直接出力端子に現われず、極めて広い範囲で
安定動作ができる。
集積回路の場合、第７図に示すようにパターン設計がさ
れると、ドレイン電極Ｄ１領域及びＤ２領域は極めて近
傍に位置するため、ＦＥＴＱＩ及びＧ２のベア性という
面では問題はない、 しかしながら第６図及び第７図に
おけるＦＦ、ＴＱＩ及びＧ２のそれぞれのゲート電極Ｇ
１及びＧ２の電極幅ＷＧが例えば数百μｍ程度を越えて
大きくなると問題が表われる。 第８図はこの問題点を
説明するための図で、横軸はゲート電極Ｇ１又はＧ２の
電極幅ＷＧ 、縦軸はそのゲート電極幅を持ったＦＥＴ
を用いた差動増幅器の伝播遅延時間ＴＯｄである。 な
お伝播遅延時間’ｒａｔｓは、入力端子ＴＧＩ及び７０
２間に方形パルス波形の差動入力信号を与えたとき、出
力端子ＴＤＩ及びＴＤ２間に現われる出力信号の所定測
定電位（例えば信号振幅の５０％の電位）における時間
の遅れを表わし、上昇時と下降時の遅延時間の平均値で
ある。
れると、ドレイン電極Ｄ１領域及びＤ２領域は極めて近
傍に位置するため、ＦＥＴＱＩ及びＧ２のベア性という
面では問題はない、 しかしながら第６図及び第７図に
おけるＦＦ、ＴＱＩ及びＧ２のそれぞれのゲート電極Ｇ
１及びＧ２の電極幅ＷＧが例えば数百μｍ程度を越えて
大きくなると問題が表われる。 第８図はこの問題点を
説明するための図で、横軸はゲート電極Ｇ１又はＧ２の
電極幅ＷＧ 、縦軸はそのゲート電極幅を持ったＦＥＴ
を用いた差動増幅器の伝播遅延時間ＴＯｄである。 な
お伝播遅延時間’ｒａｔｓは、入力端子ＴＧＩ及び７０
２間に方形パルス波形の差動入力信号を与えたとき、出
力端子ＴＤＩ及びＴＤ２間に現われる出力信号の所定測
定電位（例えば信号振幅の５０％の電位）における時間
の遅れを表わし、上昇時と下降時の遅延時間の平均値で
ある。
一般にはゲート電極幅ＷＧを増せば、ゲート流入電流も
増加し、第８図の曲線ａに示すようにＴｐｄは減少する
傾向を示す、 しかし実際には同図の曲線すに示すよう
に、ゲート電極幅ＷＧを増しすぎると、逆に伝Ｉｎ）３
！！延時間Ｔ’ａａは増加し、Ｔ”ｏｄを最小にする最
適ゲート電極幅ＷＧＯのあることがわかる。 この理由
は次のように推定される。 即ちゲート入力端子に前記
パルス波形の入力信号が与えられると、そのパルス電圧
の立上がり及び立下りにおいては、ゲート電極、ゲート
配線電極と例えばソースｘｉ、ソース配線電極、基板等
との間に分布する入力寄生容量は、充電及び放電される
。 この分布寄生容量の充放電の時定数ＲＣが、ゲート
電極幅ＷＧの増加に伴い大きくなることが考えられる。
増加し、第８図の曲線ａに示すようにＴｐｄは減少する
傾向を示す、 しかし実際には同図の曲線すに示すよう
に、ゲート電極幅ＷＧを増しすぎると、逆に伝Ｉｎ）３
！！延時間Ｔ’ａａは増加し、Ｔ”ｏｄを最小にする最
適ゲート電極幅ＷＧＯのあることがわかる。 この理由
は次のように推定される。 即ちゲート入力端子に前記
パルス波形の入力信号が与えられると、そのパルス電圧
の立上がり及び立下りにおいては、ゲート電極、ゲート
配線電極と例えばソースｘｉ、ソース配線電極、基板等
との間に分布する入力寄生容量は、充電及び放電される
。 この分布寄生容量の充放電の時定数ＲＣが、ゲート
電極幅ＷＧの増加に伴い大きくなることが考えられる。
又電極幅ＷＧの増加に伴いゲート流入電流が増加する
と共に分布等価抵抗Ｒでの電圧降下が増加し、論理電圧
振＠（入力端子電位の上下動の幅）が増加すること等が
考えられる。
と共に分布等価抵抗Ｒでの電圧降下が増加し、論理電圧
振＠（入力端子電位の上下動の幅）が増加すること等が
考えられる。
第９図は、この問題点を解決するためのＭＥＳＦＥＴＱ
ｌａ及びＱ２ａの従来パターンを示すものである。 同
図において第６図及び第７図と同一符号は、同一部分又
は同様な動作を行なう対応部分を示す。 第９図に示す
ＭＢＳＦＥＴＱｌａ及びＱ２ａのそれぞれの全ゲート電
極幅ＷＧは、第６図に示すＭＢＳＦＥＴＱＩ及びＱ２の
それぞれの電極幅ＷＧと等しいが、ＭＥＳＦＥＴＱｌａ
及びＱ２ａはゲート電極を同数の等しい幅の電極ΔＧ１
及びΔＧ２に分割（この従来例では５分割）し、更に分
割されたゲート電極の配線電極のパターンに工夫を施し
、前記分布等価ゲート抵抗Ｒの低減を計ったものである
。 これにより第８図に示す伝播遅延時間を最小にする
ゲート電極幅ＷＩ、０を更に大きくすることができ、ゲ
ート電極幅を大きくしても伝播遅延時間の増加を防止す
ることができる。
ｌａ及びＱ２ａの従来パターンを示すものである。 同
図において第６図及び第７図と同一符号は、同一部分又
は同様な動作を行なう対応部分を示す。 第９図に示す
ＭＢＳＦＥＴＱｌａ及びＱ２ａのそれぞれの全ゲート電
極幅ＷＧは、第６図に示すＭＢＳＦＥＴＱＩ及びＱ２の
それぞれの電極幅ＷＧと等しいが、ＭＥＳＦＥＴＱｌａ
及びＱ２ａはゲート電極を同数の等しい幅の電極ΔＧ１
及びΔＧ２に分割（この従来例では５分割）し、更に分
割されたゲート電極の配線電極のパターンに工夫を施し
、前記分布等価ゲート抵抗Ｒの低減を計ったものである
。 これにより第８図に示す伝播遅延時間を最小にする
ゲート電極幅ＷＩ、０を更に大きくすることができ、ゲ
ート電極幅を大きくしても伝播遅延時間の増加を防止す
ることができる。
しかしながらこの最新の従来例の差動増幅器では、対を
構成するＭＥＳＦＦ、ＴＱｌａとＱ２ａとのベア性の面
では、劣化が生じるという課題がある。
構成するＭＥＳＦＦ、ＴＱｌａとＱ２ａとのベア性の面
では、劣化が生じるという課題がある。
（発明が解決しようとする課題）
前述のように差動ソース結合電界効果トランジスタ回路
を有する例えば差動増幅器等で、該回路を構成するＦＥ
Ｔのゲート電極幅が大きくなると伝播遅延時間］゛、ｄ
が増加する。 これを解決するため提案されたゲート電
極幅を分割し、分布等価ゲート抵抗Ｒを減少させる方式
では、対を成す２つのＦＥＴのベア性を劣化するという
課題が残る。
を有する例えば差動増幅器等で、該回路を構成するＦＥ
Ｔのゲート電極幅が大きくなると伝播遅延時間］゛、ｄ
が増加する。 これを解決するため提案されたゲート電
極幅を分割し、分布等価ゲート抵抗Ｒを減少させる方式
では、対を成す２つのＦＥＴのベア性を劣化するという
課題が残る。
本発明の目的は、従来技術の分布等価ゲート抵抗低減を
行なった場合、寄生容量の増加特にゲートに付加される
寄生容量を従来と同等もしくはそれ以下に抑えて、対を
成す２つのＦＥＴのベア性を改善できる電極及び配線電
極パターン設計を持つ差動ソース結合ＦＥ’ｌ’回路を
含む半導体集積回路を擢供することである。
行なった場合、寄生容量の増加特にゲートに付加される
寄生容量を従来と同等もしくはそれ以下に抑えて、対を
成す２つのＦＥＴのベア性を改善できる電極及び配線電
極パターン設計を持つ差動ソース結合ＦＥ’ｌ’回路を
含む半導体集積回路を擢供することである。
［発明の構成］
（課題を解決するための手段とその作用）特許請求の範
囲記載の第１請求項に係る装置は、ソース電極が共通の
互いに整合する１対のＭＥＳＦＥＴ又はＭＯＳ Ｆ Ｅ
Ｔを有し、該１対のＦＥＴのゲート電極及びドレイン電
極は、それぞれ等しい幅で同数〈後述の実施例ではゲー
ト電極は５つ、トレイン電極は３つ）のゲート電極ΔＧ
１と ΔＧ２及びドレイン電極ΔＤ１とΔＤ２に分割さ
れ、又共通のソース電極は等しい幅に分割（実施例では
５分割）された電極ΔＳを有し、分割された各電極はソ
ース電極ΔＳの幅方向の中心線を対称軸として該ソース
電極ΔＳの両側にゲート電極、ドレイン電極の順に幅方
向に並列配置されていることを特徴とする差動ソース結
合電界効果トランジスタ回路を有する半導体集積回路で
ある。
囲記載の第１請求項に係る装置は、ソース電極が共通の
互いに整合する１対のＭＥＳＦＥＴ又はＭＯＳ Ｆ Ｅ
Ｔを有し、該１対のＦＥＴのゲート電極及びドレイン電
極は、それぞれ等しい幅で同数〈後述の実施例ではゲー
ト電極は５つ、トレイン電極は３つ）のゲート電極ΔＧ
１と ΔＧ２及びドレイン電極ΔＤ１とΔＤ２に分割さ
れ、又共通のソース電極は等しい幅に分割（実施例では
５分割）された電極ΔＳを有し、分割された各電極はソ
ース電極ΔＳの幅方向の中心線を対称軸として該ソース
電極ΔＳの両側にゲート電極、ドレイン電極の順に幅方
向に並列配置されていることを特徴とする差動ソース結
合電界効果トランジスタ回路を有する半導体集積回路で
ある。
このようなΔＤ１、ΔＧ１、ΔＳ、ΔＧ２、ΔＤ２又は
これと逆の順序に配列された１組の短いｔｆ！幅を有す
る分割ＦＥＴのベア性は公知の通り極めて良好である。
これと逆の順序に配列された１組の短いｔｆ！幅を有す
る分割ＦＥＴのベア性は公知の通り極めて良好である。
本発明の１対のＦＥＴは、この分割ＦＥＴの電極を複
数組交互に並列配置したもので、基板の結晶特性或いは
温度分布、不純物イオン注入ビーム分布等の各種製造条
件に若干の偏向や不均一が存在しても、全体としては平
均化される。 これにより対を成す２つのＦＥＴのベア
性は、従来技術に比し著しく改善され、又分布等価ゲー
ト抵抗も新しい従来技術と同等である。
数組交互に並列配置したもので、基板の結晶特性或いは
温度分布、不純物イオン注入ビーム分布等の各種製造条
件に若干の偏向や不均一が存在しても、全体としては平
均化される。 これにより対を成す２つのＦＥＴのベア
性は、従来技術に比し著しく改善され、又分布等価ゲー
ト抵抗も新しい従来技術と同等である。
第２請求項に係る発明は、前記第１請求項における分割
並列配置された電極パターンを有し、分割された各電極
をそれぞれ接続する配線電極パターンの望ましい態様を
有する半導体集積回路に関するものである。 即ち配線
電極パターンは、伝播遅延時間の要因の１つとなる入出
力寄生容量の増加をできるだけ小さくなるように配置す
る必要がある。 このため本発明における１対のＦＥＴ
の分割電極間を結ぶ配線電極パターンは、前記並列配置
された電極パターンの幅方向の一方の側とその反対の他
方の側並びに並列配置電極パターン上の３つの部位に区
分して配設される。 即ち一方の側にはゲート電極６０
１群の端部を接続するゲート配線電極ＬＧＩを、他方の
側にはゲート電極ΔＧ２群及びソース電極ΔＳ群の端部
をそれぞれ互いに接続するゲート配線電極ＬＧ２及びソ
ース配線電極ＬＳを、又前記並列配置電極パターン上に
は、ドレイン電極ΔＤ１群及びΔＤ２群のそれぞれの中
間部を接続するトレイン配線電極ＬＤ１及びＬＤ２を配
設する。 又各電極端子（Ｔ）は、それぞれの配線電極
の一部分で、外部リードを接続するいわゆるポンディン
グパッドである場合、或いはモノリシックに形成されて
いる他の受動もしくは能動素子との接続配線を兼ねる配
線電極部分の場合等がある。 本１対のＦＥＴのグー１
〜端子ＴＧＩ及びＴＧ２は共通のソース端子ＴＳを挟ん
で前記並列配置電極パターンの他方の側に、又ドレイン
端子ＴＤＩ及びＴＤ２は前記並列配置電極パターンの幅
方向を挟む両側にそれぞれ設けられる。
並列配置された電極パターンを有し、分割された各電極
をそれぞれ接続する配線電極パターンの望ましい態様を
有する半導体集積回路に関するものである。 即ち配線
電極パターンは、伝播遅延時間の要因の１つとなる入出
力寄生容量の増加をできるだけ小さくなるように配置す
る必要がある。 このため本発明における１対のＦＥＴ
の分割電極間を結ぶ配線電極パターンは、前記並列配置
された電極パターンの幅方向の一方の側とその反対の他
方の側並びに並列配置電極パターン上の３つの部位に区
分して配設される。 即ち一方の側にはゲート電極６０
１群の端部を接続するゲート配線電極ＬＧＩを、他方の
側にはゲート電極ΔＧ２群及びソース電極ΔＳ群の端部
をそれぞれ互いに接続するゲート配線電極ＬＧ２及びソ
ース配線電極ＬＳを、又前記並列配置電極パターン上に
は、ドレイン電極ΔＤ１群及びΔＤ２群のそれぞれの中
間部を接続するトレイン配線電極ＬＤ１及びＬＤ２を配
設する。 又各電極端子（Ｔ）は、それぞれの配線電極
の一部分で、外部リードを接続するいわゆるポンディン
グパッドである場合、或いはモノリシックに形成されて
いる他の受動もしくは能動素子との接続配線を兼ねる配
線電極部分の場合等がある。 本１対のＦＥＴのグー１
〜端子ＴＧＩ及びＴＧ２は共通のソース端子ＴＳを挟ん
で前記並列配置電極パターンの他方の側に、又ドレイン
端子ＴＤＩ及びＴＤ２は前記並列配置電極パターンの幅
方向を挟む両側にそれぞれ設けられる。
試行によれば、Ｆ Ｅ’Ｔ”の配線電極による寄生容量
は、配線電極間或いは配線電極と基板間に主として存在
する。 そのうち電位の異なる配線電極の交差部分の容
量（クロスオーバ容量とも呼ぶ）が大きい。 本請求項
における配線電極パターンはこのクロスオーバ容量を必
要最小限に止めるよう形成され、寄生容量を従来技術と
同等もしくはそれ以下とすることが可能である。 又配
線電極のオーム抵抗は、グーｌ−電極を構成するゲート
金属の抵抗に比し極めて低く無視できるので、前記分布
ゲート等価抵抗値は変化せず、伝播遅延時間の増加は無
く、ベア性の改詐が得られる。
は、配線電極間或いは配線電極と基板間に主として存在
する。 そのうち電位の異なる配線電極の交差部分の容
量（クロスオーバ容量とも呼ぶ）が大きい。 本請求項
における配線電極パターンはこのクロスオーバ容量を必
要最小限に止めるよう形成され、寄生容量を従来技術と
同等もしくはそれ以下とすることが可能である。 又配
線電極のオーム抵抗は、グーｌ−電極を構成するゲート
金属の抵抗に比し極めて低く無視できるので、前記分布
ゲート等価抵抗値は変化せず、伝播遅延時間の増加は無
く、ベア性の改詐が得られる。
（実施例）
図面を参照して本発明の実施例について説明する。
第１図は本発明の第１実施例の差動増幅器の回路図であ
る。 なお以下の図面において第６図ないし第９図と同
じ符号は同一部分又は対応部分を表わす。 第１図にお
いて破線で囲まれた部分は、ソース電極が共通の互に整
合する１対のＧａ ＡＳＭＥＳＦＥＴＱｌｂ及びＱ２ｂ
から成り、且つ第１請求項に含まれる第２請求項記載の
望ましい実施態様の差動ソース結合電界効果トランジス
タ回ＦＲ１２０である。
る。 なお以下の図面において第６図ないし第９図と同
じ符号は同一部分又は対応部分を表わす。 第１図にお
いて破線で囲まれた部分は、ソース電極が共通の互に整
合する１対のＧａ ＡＳＭＥＳＦＥＴＱｌｂ及びＱ２ｂ
から成り、且つ第１請求項に含まれる第２請求項記載の
望ましい実施態様の差動ソース結合電界効果トランジス
タ回ＦＲ１２０である。
第２図は該回路２０の電極等のパターン設計の模式図で
ある。 第１図又は第２図において、ＦＥＴＱｌｂ及び
Ｑ２ｂのゲート電ｆｌｉＧ１及びＧ２は、それぞれ同数
の等しい幅に５分割され、分割されたゲート電極を符号
ΔＧ１及びΔＧ２で表わす。 同様にドレイン電ｉＤ１
及びＤ２は、それぞれ等しい幅を有するドレイン電極Δ
Ｄ１及びΔＤ２に３分割され、又共通のソース電＠Ｓは
、等しい幅を有するソース電極ΔＳに５分割される。
ある。 第１図又は第２図において、ＦＥＴＱｌｂ及び
Ｑ２ｂのゲート電ｆｌｉＧ１及びＧ２は、それぞれ同数
の等しい幅に５分割され、分割されたゲート電極を符号
ΔＧ１及びΔＧ２で表わす。 同様にドレイン電ｉＤ１
及びＤ２は、それぞれ等しい幅を有するドレイン電極Δ
Ｄ１及びΔＤ２に３分割され、又共通のソース電＠Ｓは
、等しい幅を有するソース電極ΔＳに５分割される。
なお分割されたゲート電極幅はゲートとして機能する部
分の長さΔＷＧで、符号２１で概略の幅を示す。 分割
されたドレイン、ゲート及びソースの相互の電極幅は必
ずしも常に等しいとは限らない。
分の長さΔＷＧで、符号２１で概略の幅を示す。 分割
されたドレイン、ゲート及びソースの相互の電極幅は必
ずしも常に等しいとは限らない。
分割された各電極はソース電極ΔＳの中心線２２を対称
軸として、該ソース電極ΔＳの両側にゲート電極、ドレ
イン電極の順に幅方向に同図に示すように並列配置され
る。なお符号３５はゲート金属と配線金属との接続部分
である。
軸として、該ソース電極ΔＳの両側にゲート電極、ドレ
イン電極の順に幅方向に同図に示すように並列配置され
る。なお符号３５はゲート金属と配線金属との接続部分
である。
以上のように分割並列配置されたドレイン、ゲート及び
ソースのそれぞれの電極は配線電極により電気的に接続
される。 配線電極の交差は必要最少限に抑えてクロス
オーバ容量を少なくする。
ソースのそれぞれの電極は配線電極により電気的に接続
される。 配線電極の交差は必要最少限に抑えてクロス
オーバ容量を少なくする。
このためゲート電極ΔＧ１は並列配置電極の一方の側（
図面では上）で配線型１ＬＧ１によって、ゲート電極Δ
Ｇ２及びソース電極ΔＳは他方の側（図面では下）で配
線電極ＬＧ２及びＬＳによりそれぞれ接続される。 寄
生容量を抑えるためゲート電極の挟みこみは行なわない
。 ゲート電極Ｇ１の端子ＴＧ１をゲート電極Ｇ２の端
子ＴＧ２と同口Ｄ１に設けるため、前記並列配置電極の
うち最外側（図面では左）のゲート電極ΔＧ１の下側の
端部からグーｌ一端子ＴＧＩを含む第２の配線電極ＬＧ
Ｉを設ける。 分割されたドレイン電極ΔＤ１及びΔＤ
２は層間絶縁層を介してそれぞれの中間部で配線電極Ｌ
ＤＩ及びＬＤ２により接続され、ドレイン端子ＴＤＩ及
びＴＤ２は並列配置電極パターンの幅方向を挟む両側に
それぞれ設けられる。
図面では上）で配線型１ＬＧ１によって、ゲート電極Δ
Ｇ２及びソース電極ΔＳは他方の側（図面では下）で配
線電極ＬＧ２及びＬＳによりそれぞれ接続される。 寄
生容量を抑えるためゲート電極の挟みこみは行なわない
。 ゲート電極Ｇ１の端子ＴＧ１をゲート電極Ｇ２の端
子ＴＧ２と同口Ｄ１に設けるため、前記並列配置電極の
うち最外側（図面では左）のゲート電極ΔＧ１の下側の
端部からグーｌ一端子ＴＧＩを含む第２の配線電極ＬＧ
Ｉを設ける。 分割されたドレイン電極ΔＤ１及びΔＤ
２は層間絶縁層を介してそれぞれの中間部で配線電極Ｌ
ＤＩ及びＬＤ２により接続され、ドレイン端子ＴＤＩ及
びＴＤ２は並列配置電極パターンの幅方向を挟む両側に
それぞれ設けられる。
第２図に示す電極及び配線電極を有するＦ Ｅ ’Ｉ’
Ｑｌｂ及びＱ２ｂは、分割された電極が近接して交互に
配設されるため、基板の材質や製造条件に若干の不均一
性があっても平均化され、ペア性の良好な１対のＦＥＴ
を有する差動ソース結合電界効果トランジスタ回路が得
られる。 なお分布等価ゲート抵抗の減少と寄生容量を
抑えたため伝播遅延時間Ｔ’ｐｄは短縮される。 試行
結果では、ゲー］・電極幅５００μｍの従来の該回路に
対し、５分割した本実施例の回路ではＴＩ）ｄが約１０
〜２０％減少した。
Ｑｌｂ及びＱ２ｂは、分割された電極が近接して交互に
配設されるため、基板の材質や製造条件に若干の不均一
性があっても平均化され、ペア性の良好な１対のＦＥＴ
を有する差動ソース結合電界効果トランジスタ回路が得
られる。 なお分布等価ゲート抵抗の減少と寄生容量を
抑えたため伝播遅延時間Ｔ’ｐｄは短縮される。 試行
結果では、ゲー］・電極幅５００μｍの従来の該回路に
対し、５分割した本実施例の回路ではＴＩ）ｄが約１０
〜２０％減少した。
第３図は第２図に示すドレイン配線量＆ＬＤ １を切断
線とする部分断面図である。 半絶縁性Ｇ ａ Ａ Ｓ
基板２３の一方の主面側に高濃度のＮ４ドレイン頭域２
４及びＮ゛ソースｉＪ’）２５が形成され、両領域に挟
まれＮ型活性傾城２６が設Ｇｌられる。 Ｎ”ドレイン
領域２４及びＮ４ソース領域２５はこれとオーム接触を
する金属膜２７を介してトレイン分割電極２８（ΔＤ１
と同じ）、ドレイン分割電極２９（ΔＤ２）及びソース
分割電極３０（ΔＳと同じ）に接続される。 又Ｎ型活
ｆｆｌ：領域２６の表面にはこれとショットキー接合を
形成するゲート金属が被着され、ゲート電極３１（ΔＧ
１ ）及び３２（ΔＧ２＞が形成される。
線とする部分断面図である。 半絶縁性Ｇ ａ Ａ Ｓ
基板２３の一方の主面側に高濃度のＮ４ドレイン頭域２
４及びＮ゛ソースｉＪ’）２５が形成され、両領域に挟
まれＮ型活性傾城２６が設Ｇｌられる。 Ｎ”ドレイン
領域２４及びＮ４ソース領域２５はこれとオーム接触を
する金属膜２７を介してトレイン分割電極２８（ΔＤ１
と同じ）、ドレイン分割電極２９（ΔＤ２）及びソース
分割電極３０（ΔＳと同じ）に接続される。 又Ｎ型活
ｆｆｌ：領域２６の表面にはこれとショットキー接合を
形成するゲート金属が被着され、ゲート電極３１（ΔＧ
１ ）及び３２（ΔＧ２＞が形成される。
ドレイン電ｆｌｉ２８は層間絶縁ＰＡ３４の開口を通る
連結金属（ｖｉａ １１ｅｔａｌ）によりトレイン配線
電極３３に接続される。
連結金属（ｖｉａ １１ｅｔａｌ）によりトレイン配線
電極３３に接続される。
第４図は第１請求項に係る差動ソース結合電界効果ｌ・
ランジスタ回路の電極及び配線電極パターンの第２実施
例を示すものである。 本実施例の分割された各電極の
配置パターンは第１実施例と同様で、分布等価ゲート抵
抗は、分割しない場合に比し大幅に減少し且つ１対のＦ
ＥＴのペア性は良好に保持される。 この第２実施例は
第２図に示す第１実施例と配線電極パターンが相異する
。
ランジスタ回路の電極及び配線電極パターンの第２実施
例を示すものである。 本実施例の分割された各電極の
配置パターンは第１実施例と同様で、分布等価ゲート抵
抗は、分割しない場合に比し大幅に減少し且つ１対のＦ
ＥＴのペア性は良好に保持される。 この第２実施例は
第２図に示す第１実施例と配線電極パターンが相異する
。
即ちゲート配線電極ＬＧＩ及びＬＧ２は、並列配置な・
極の幅方向の両側（図面では上、下の両側）にそれぞれ
設けられ、並列配置電極の最外ｆｉｌ！Ｉ（図面では左
右）のドレイン電極ΔＤ１及びΔＤ２を除くその他の分
割トレイン電極をグーｌ−電極と共に取囲むように配設
され、ゲート電流の平均化を計っている。 又ドレイン
配線量ＮＬＤ １及びＬＤ２は並列配置電極の一方の側
に、ソース配線電極しＳは他方の側に設けられる１゜ この第２実施例の配線電極パターンは配線電極のペア性
の点では有利であるが１．クロスオーバ容量か増加し、
又配線電極形成のための所要面積も大きくなり、第１実
施例に比し寄生容量が増加する。
極の幅方向の両側（図面では上、下の両側）にそれぞれ
設けられ、並列配置電極の最外ｆｉｌ！Ｉ（図面では左
右）のドレイン電極ΔＤ１及びΔＤ２を除くその他の分
割トレイン電極をグーｌ−電極と共に取囲むように配設
され、ゲート電流の平均化を計っている。 又ドレイン
配線量ＮＬＤ １及びＬＤ２は並列配置電極の一方の側
に、ソース配線電極しＳは他方の側に設けられる１゜ この第２実施例の配線電極パターンは配線電極のペア性
の点では有利であるが１．クロスオーバ容量か増加し、
又配線電極形成のための所要面積も大きくなり、第１実
施例に比し寄生容量が増加する。
通常、差動ソース結合電界効果トランジスタ回ｆｉｌ
２０のドレイン、ゲート及びソースの各端子ＴＤＩ、’
Ｔ’Ｄ２、’Ｉ’Ｇ ｌ 、ｉ’Ｑ ２及びＴＳの配設
位置は、これに接続される受動又は能動素子の位置等に
より最適配置場所が決められる。 第５図はこれを示す
第１請求項の第３の実施例である。
２０のドレイン、ゲート及びソースの各端子ＴＤＩ、’
Ｔ’Ｄ２、’Ｉ’Ｇ ｌ 、ｉ’Ｑ ２及びＴＳの配設
位置は、これに接続される受動又は能動素子の位置等に
より最適配置場所が決められる。 第５図はこれを示す
第１請求項の第３の実施例である。
本実施例は第１実施例においてゲート端子Ｔ Ｇ １を
並列配置電極の一方の側に設けたものである。
並列配置電極の一方の側に設けたものである。
これまでの実施例は差動増幅器に含まれる差動ソース結
合ＭＥＳ形電界効果トランジスタ回路について述べたが
、本発明は、差動ソース結合ＭＯ８形電界効果トランジ
スタ回路についても適用できるし、演算増幅器やＳ Ｃ
Ｆ Ｌ （５ｏｕｒｃｅ ＣｏｕｐｌｅｄＦＥＴ ｔ、
ｏｑｉｃ）等の半導体集積回路て′、ゲート電極幅の大
きい整合された１対のＦ Ｆ、 Ｔから成る差動ソース
結合；界効果ｌ・ランジスタ回路を具備する集積回路に
対しても適用可能である。
合ＭＥＳ形電界効果トランジスタ回路について述べたが
、本発明は、差動ソース結合ＭＯ８形電界効果トランジ
スタ回路についても適用できるし、演算増幅器やＳ Ｃ
Ｆ Ｌ （５ｏｕｒｃｅ ＣｏｕｐｌｅｄＦＥＴ ｔ、
ｏｑｉｃ）等の半導体集積回路て′、ゲート電極幅の大
きい整合された１対のＦ Ｆ、 Ｔから成る差動ソース
結合；界効果ｌ・ランジスタ回路を具備する集積回路に
対しても適用可能である。
［発明の効果］
１対の整合するＦＥＴから成る差動ソース結合Ｆ Ｅ
’Ｉ’回路において、該Ｆ Ｅ Ｔの分布等価ゲート抵
抗の低減を行なうためゲート電極等を分割並列配置した
場合、本発明のこれまで述べた電極及び配線電極パター
ン設計により、分布等価ゲート抵抗の低減を維持し、寄
生容量の増加特にゲートに付加される寄生容量を従来と
同等もしくはそれ以下に抑えて、対を成す２つのＦＥＴ
のペア性を大幅に改善した差動ソース結合ＦＥＴ回路が
得られた。 これによりペア性を特に重視する例えば差
動増幅器等の半導体集積回路を提供することができる。
’Ｉ’回路において、該Ｆ Ｅ Ｔの分布等価ゲート抵
抗の低減を行なうためゲート電極等を分割並列配置した
場合、本発明のこれまで述べた電極及び配線電極パター
ン設計により、分布等価ゲート抵抗の低減を維持し、寄
生容量の増加特にゲートに付加される寄生容量を従来と
同等もしくはそれ以下に抑えて、対を成す２つのＦＥＴ
のペア性を大幅に改善した差動ソース結合ＦＥＴ回路が
得られた。 これによりペア性を特に重視する例えば差
動増幅器等の半導体集積回路を提供することができる。
第１図は本発明の半導体集積回路の回路図、第２図は第
１図の集積回路に含まれる差動ソース結合電界効果トラ
ンジスタ回路の第１実施例を示す電極及び配線電極パタ
ーン、第３図は第２図に示す回路のドレイン配線電極Ｌ
ＤＩを切断線とする該回路の部分断面図、第４図及び第
５図は本発明の第１請求項に係る差動ソース結合電界効
果トランジスタ回路の第２及び第３実施例を示す電極及
び配線電極パターン、第６図は従来の差動ソース結合電
界効果トランジスタ回路の回路図、第７図は該回路の電
極及び配線電極パターン、第８図はゲート電極幅と伝播
遅延時間との関係を示す図、第９図は最新の従来の差動
ソース結合電界効果トランジスタ回路の電極及び配線電
極パターンである。 ２０・・・差動ソース結合電界効果トランジスタ回路、
２１・・・ゲート電極ΔＧ２の幅、 ２２・・・
ソース電極ΔＳの中心線、 ３４・・・層間絶縁層、Ｑ
ｌ 、Ｇ２．Ｑｌａ 、Ｑ２ａ −・・従来の対をなず
ＭＥＳＦＥＴ、 Ｑｌｂ 、Ｑ２ｂ・・・本発明の対
をなすＭＥＳＦＥＴ、 Ｓ・・・ソース電極、 ΔＳ
・・・分割されたソース電極、 ＤＩ、Ｄ２・・・対を
なすドレイン電極、 ΔＤＩ、ΔＤ２・・・分割された
ドレイン電極、 Ｇｌ、Ｇ２・・・対をなすゲート電・
臣、ΔＧｌ、ΔＧ２・・・分割されたゲート電極、ＬＤ
Ｉ、ＬＤ２・・・ドレイン配線電極、 ＬＧＩ。 ＬＧ２・・・ゲート配線電極、 ＬＳ・・・ソース配線
電極、 ＴＤ １ 、 ＴＤ ２・−・ドレイン端子、
ＴＧＩ。 ＴＧ２・・・ゲート端子、 ′ｒＳ・・・ソース端子。 Ｓｔ 第 図 第 図 第 図 第 図 ■Ｓ 第 図 第 図 第 図 ゲート；木別冨ＷＧ（μｆｆ１） 第 図 ｌａ ２ａ 第 図
１図の集積回路に含まれる差動ソース結合電界効果トラ
ンジスタ回路の第１実施例を示す電極及び配線電極パタ
ーン、第３図は第２図に示す回路のドレイン配線電極Ｌ
ＤＩを切断線とする該回路の部分断面図、第４図及び第
５図は本発明の第１請求項に係る差動ソース結合電界効
果トランジスタ回路の第２及び第３実施例を示す電極及
び配線電極パターン、第６図は従来の差動ソース結合電
界効果トランジスタ回路の回路図、第７図は該回路の電
極及び配線電極パターン、第８図はゲート電極幅と伝播
遅延時間との関係を示す図、第９図は最新の従来の差動
ソース結合電界効果トランジスタ回路の電極及び配線電
極パターンである。 ２０・・・差動ソース結合電界効果トランジスタ回路、
２１・・・ゲート電極ΔＧ２の幅、 ２２・・・
ソース電極ΔＳの中心線、 ３４・・・層間絶縁層、Ｑ
ｌ 、Ｇ２．Ｑｌａ 、Ｑ２ａ −・・従来の対をなず
ＭＥＳＦＥＴ、 Ｑｌｂ 、Ｑ２ｂ・・・本発明の対
をなすＭＥＳＦＥＴ、 Ｓ・・・ソース電極、 ΔＳ
・・・分割されたソース電極、 ＤＩ、Ｄ２・・・対を
なすドレイン電極、 ΔＤＩ、ΔＤ２・・・分割された
ドレイン電極、 Ｇｌ、Ｇ２・・・対をなすゲート電・
臣、ΔＧｌ、ΔＧ２・・・分割されたゲート電極、ＬＤ
Ｉ、ＬＤ２・・・ドレイン配線電極、 ＬＧＩ。 ＬＧ２・・・ゲート配線電極、 ＬＳ・・・ソース配線
電極、 ＴＤ １ 、 ＴＤ ２・−・ドレイン端子、
ＴＧＩ。 ＴＧ２・・・ゲート端子、 ′ｒＳ・・・ソース端子。 Ｓｔ 第 図 第 図 第 図 第 図 ■Ｓ 第 図 第 図 第 図 ゲート；木別冨ＷＧ（μｆｆ１） 第 図 ｌａ ２ａ 第 図
Claims (1)
- 【特許請求の範囲】 １ソース電極が共通の互いに整合する１対のＭＥＳＦＥ
Ｔ又は１対のＭＯＳＦＥＴを有し、且つ該１対のＦＥＴ
は、同数の等しい幅に分割されたゲート電極ΔＧ１及び
ΔＧ２と同数の等しい幅に分割されたドレイン電極ΔＤ
１及びΔＤ２と等しい幅に分割された共通のソース電極
ΔＳとを有し、前記ゲート電極ΔＧ１及びΔＧ２並びに
ドレイン電極ΔＤ１及びΔＤ２がそれぞれ前記ソース電
極ΔＳの幅方向の中心線に対称に該ソース電極ΔＳの両
側にゲート電極、ドレイン電極の順に幅方向に並列配置
されていることを特徴とする差動ソース結合電界効果ト
ランジスタ回路を具備する半導体集積回路。 ２特許請求の範囲第１項記載の互いに整合する１対のＦ
ＥＴは、 前記並列配置電極の一方の側に、分割されたゲート電極
ΔＧ１のそれぞれの一方の端部を互いに電気接続するゲ
ート配線電極ＬＧＩと、 前記並列配置電極の他方の側に、分割されたゲート電極
ΔＧ２及びソース電極ΔＳのそれぞれの端部を互いに電
気接続する、ゲート端子ＴＧ２及びソース端子ＴＳのそ
れぞれを含むゲート配線電極ＬＧ２及びソース配線電極
ＬＳと、前記並列配置電極のうち最外側のゲート電極Δ
Ｇ１の他方の端部から延在する、ゲート端子ＴＧ１を含
むゲート配線電極ＬＧ１と、 前記並列配置電極上に層間絶縁層を介し、該絶縁層の開
孔を通して、分割されたドレイン電極ΔＤ１及びΔＤ２
のそれぞれの中間部を互いに電気接続する、ドレイン端
子ＴＤ１及びＴＤ２のそれぞれを含むドレイン配線電極
ＬＤ１及びＬＤ２とを有する差動ソース結合電界効果ト
ランジスタ回路を具備する半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163286A JPH088264B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体集積回路 |
| EP89111957A EP0348998B1 (en) | 1988-06-30 | 1989-06-30 | Semiconductor integrated circuit including differential transistor circuit having a pair of FETs |
| KR1019890009309A KR920006062B1 (ko) | 1988-06-30 | 1989-06-30 | 반도체집적회로 |
| DE68920491T DE68920491T2 (de) | 1988-06-30 | 1989-06-30 | Integrierte Halbleiterschaltung, bestehend aus einer Differenztransistorschaltung mit einem Paar von FETs. |
| US07/530,455 US5006816A (en) | 1988-06-30 | 1990-06-01 | Semiconductor integrated circuit including differential transistor circuit having a pair of FETs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163286A JPH088264B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212929A true JPH0212929A (ja) | 1990-01-17 |
| JPH088264B2 JPH088264B2 (ja) | 1996-01-29 |
Family
ID=15770932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163286A Expired - Lifetime JPH088264B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5006816A (ja) |
| EP (1) | EP0348998B1 (ja) |
| JP (1) | JPH088264B2 (ja) |
| KR (1) | KR920006062B1 (ja) |
| DE (1) | DE68920491T2 (ja) |
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1988
- 1988-06-30 JP JP63163286A patent/JPH088264B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-30 KR KR1019890009309A patent/KR920006062B1/ko not_active Expired
- 1989-06-30 EP EP89111957A patent/EP0348998B1/en not_active Expired - Lifetime
- 1989-06-30 DE DE68920491T patent/DE68920491T2/de not_active Expired - Fee Related
-
1990
- 1990-06-01 US US07/530,455 patent/US5006816A/en not_active Expired - Lifetime
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