JPH0473961A - Ｍｏｓｆｅｔ集積回路装置 - Google Patents
Ｍｏｓｆｅｔ集積回路装置Info
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- JPH0473961A JPH0473961A JP2187757A JP18775790A JPH0473961A JP H0473961 A JPH0473961 A JP H0473961A JP 2187757 A JP2187757 A JP 2187757A JP 18775790 A JP18775790 A JP 18775790A JP H0473961 A JPH0473961 A JP H0473961A
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- Japan
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- transistors
- mosfets
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- 238000010586 diagram Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000012935 Averaging Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 101150067766 mpl2 gene Proteins 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＯＳＦＥＴ集積回路装置に関し、特に、高
相対精度を有する対のトランジスタが集積化された、ア
ナログ型あるいはアナログ・ディジタル混在型ＭＯＳ集
積回路装置に間する。
相対精度を有する対のトランジスタが集積化された、ア
ナログ型あるいはアナログ・ディジタル混在型ＭＯＳ集
積回路装置に間する。
［従来の技術］
高い相対精度を有する対トランジスタを必要とする回路
として従来より差動増幅器等がＭＯＳ集積回路上に実現
されている。第６図は、代表的なＭＯＳＦＥＴ差動増幅
器の回路図であり、この回路ではｎチャネルＭＯＳＦＥ
ＴＭｎ １とＭｎ２およびｐチャネルＭＯ３ＦＥＴＭｐ
１とＭｐ２が高い相対精度を必要とする対トランジス
タである。
として従来より差動増幅器等がＭＯＳ集積回路上に実現
されている。第６図は、代表的なＭＯＳＦＥＴ差動増幅
器の回路図であり、この回路ではｎチャネルＭＯＳＦＥ
ＴＭｎ １とＭｎ２およびｐチャネルＭＯ３ＦＥＴＭｐ
１とＭｐ２が高い相対精度を必要とする対トランジス
タである。
差動増幅器ではこれら対トランジスタの相対精度の高さ
により入力オフセット電圧等の重要回路特性が決定され
る。
により入力オフセット電圧等の重要回路特性が決定され
る。
従来からＭＯＳＦＥＴはしきい電圧のバラツキが大きく
、その対トランジスタの相対精度はバイポーラトランジ
スタのそれに比べて劣っていたため、低入力オフセット
電圧の差動増幅器等を集積化したい場合には、バイポー
ラトランジスタを有するバイポーラまたはパイ・ＣＭＯ
３集積回路技術が用いられてきた。対ＭＯ３ＦＥＴの高
相対精度化対策、つまりしきい電圧バラツキ低減策とし
ては、素子の近接配置の外に、第７図に示すような、ユ
ニットトランジスタｍｐｌとｍｐ４によって第６図のＭ
ｐｌを構成し、ｍｐ２とｍｐ３とによりＭｐ２を構成す
る、いわゆるたすき掛は配置がある。これは、ゲート酸
化膜厚、基板濃度等のウェハ上の各種勾配の影響を対Ｍ
ＯＳＦＥＴ間で平均化することにより、対ＭＯＳＦＥＴ
間でのしきい電圧の相対バラツキを低減することを意図
したものである。
、その対トランジスタの相対精度はバイポーラトランジ
スタのそれに比べて劣っていたため、低入力オフセット
電圧の差動増幅器等を集積化したい場合には、バイポー
ラトランジスタを有するバイポーラまたはパイ・ＣＭＯ
３集積回路技術が用いられてきた。対ＭＯ３ＦＥＴの高
相対精度化対策、つまりしきい電圧バラツキ低減策とし
ては、素子の近接配置の外に、第７図に示すような、ユ
ニットトランジスタｍｐｌとｍｐ４によって第６図のＭ
ｐｌを構成し、ｍｐ２とｍｐ３とによりＭｐ２を構成す
る、いわゆるたすき掛は配置がある。これは、ゲート酸
化膜厚、基板濃度等のウェハ上の各種勾配の影響を対Ｍ
ＯＳＦＥＴ間で平均化することにより、対ＭＯＳＦＥＴ
間でのしきい電圧の相対バラツキを低減することを意図
したものである。
第８図は、近接配置した対ｐチャネルＭＯ３ＦＥＴ間の
しきい電圧の相対バラツキを、たすき掛は配置しないも
の〔第８図（ａ）〕とたすき掛は配置としたもの〔第８
図（ｂ）〕とのそれぞれについて度数分布表示したもの
である。ここでは、対トランジスタの総数は４６組で、
また、測定したトランジスタ対は、ゲート長が１０Ａ１
ｍ、ゲート幅が１００μｍのトランジスタ〔（ａ）の場
合〕、あるいはゲート長が１０μｍ、ゲート幅が５０μ
ｍのトランジスタをそれぞれ２個ずつ並列接続したもの
〔（ｂ）の場合〕である。
しきい電圧の相対バラツキを、たすき掛は配置しないも
の〔第８図（ａ）〕とたすき掛は配置としたもの〔第８
図（ｂ）〕とのそれぞれについて度数分布表示したもの
である。ここでは、対トランジスタの総数は４６組で、
また、測定したトランジスタ対は、ゲート長が１０Ａ１
ｍ、ゲート幅が１００μｍのトランジスタ〔（ａ）の場
合〕、あるいはゲート長が１０μｍ、ゲート幅が５０μ
ｍのトランジスタをそれぞれ２個ずつ並列接続したもの
〔（ｂ）の場合〕である。
［発明が解決しようとする課題］
上述した従来の対トランジスタでは、たすき掛は配置し
ても、そうでない場合と比較して、しきい電圧差のバラ
ツキは標準偏差で１０〜３０％程度しか低減できず、そ
の値は０．７ｍＶ程度と大きかった。バイポーラトラン
ジスタの場合、トランジスタ間のΔＶＢ！（同じコレク
タ電流を得るのに必要なベース−エミッタ閉；圧の差）
のバラツキは標準偏差の３倍が１ｍＶ以下であるので、
ＭＯＳＦＥＴは、たすき掛けにしたとしてもなお、バイ
ポーラトランジスタの２倍以上にばらつく。
ても、そうでない場合と比較して、しきい電圧差のバラ
ツキは標準偏差で１０〜３０％程度しか低減できず、そ
の値は０．７ｍＶ程度と大きかった。バイポーラトラン
ジスタの場合、トランジスタ間のΔＶＢ！（同じコレク
タ電流を得るのに必要なベース−エミッタ閉；圧の差）
のバラツキは標準偏差の３倍が１ｍＶ以下であるので、
ＭＯＳＦＥＴは、たすき掛けにしたとしてもなお、バイ
ポーラトランジスタの２倍以上にばらつく。
そのなめ低入力オフセット電圧の差動増幅器等、高い相
対精度を有する対トランジスタを必要とする回路を集積
回路化する場合には、バイポーラまたはパイＣＭＯ３集
積回路技術を用いなければならなかった。
対精度を有する対トランジスタを必要とする回路を集積
回路化する場合には、バイポーラまたはパイＣＭＯ３集
積回路技術を用いなければならなかった。
よって、本発明の目的とするところは、対ＭＯＳＦＥＴ
ｒａ１のしきい電圧の相対精度を高めることであり、も
って、従来バイポーラ技術のみによって可能であった、
低入力オフセット電圧の差動増幅器等の高相対精度を要
する回路をＭＯ３型集積回路上に実現しうるようにする
ことである。
ｒａ１のしきい電圧の相対精度を高めることであり、も
って、従来バイポーラ技術のみによって可能であった、
低入力オフセット電圧の差動増幅器等の高相対精度を要
する回路をＭＯ３型集積回路上に実現しうるようにする
ことである。
［課題を解決するための手段］
本発明のＭＯＳＦＥＴ集積回路装置は、互に対となって
用いられる同一導電型の第１、第２のＭＯＳＦＥＴを有
するものであって、前記第１、第２のＭＯＳＦＥＴはそ
れぞれ複数のユニットＭＯＳＦＥＴの並列接続体から構
成され、前記第１のＭＯＳＦＥＴに属するユニットＭＯ
Ｓ Ｆ ＥＴと前記第２のＭＯＳＦＥＴに属するユニッ
トＭＯＳＦＥＴとは横方向および縦方向に交互に配置さ
れ、かつ、それぞれのＭＯＳＦＥＴに属するユニットＭ
ＯＳＦＥＴのゲート面積の和はそれぞれ５０００μｍ２
以上であるようになされたものである。
用いられる同一導電型の第１、第２のＭＯＳＦＥＴを有
するものであって、前記第１、第２のＭＯＳＦＥＴはそ
れぞれ複数のユニットＭＯＳＦＥＴの並列接続体から構
成され、前記第１のＭＯＳＦＥＴに属するユニットＭＯ
Ｓ Ｆ ＥＴと前記第２のＭＯＳＦＥＴに属するユニッ
トＭＯＳＦＥＴとは横方向および縦方向に交互に配置さ
れ、かつ、それぞれのＭＯＳＦＥＴに属するユニットＭ
ＯＳＦＥＴのゲート面積の和はそれぞれ５０００μｍ２
以上であるようになされたものである。
［実施例コ
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を説明するための回路図で
あり、これは、第６図の差動アンプを入力段とする演算
増幅器の回路図である。この回路の入力段の差動対のｐ
チャネルＭＯ３ＦＥＴＭｐ１、ＭＰ２は、第２図に示さ
れるようなユニットトランジスタの並列接続回路により
構成されている。ｍｐｌ、ｍｐ３、ｍｐ６、ｍｐ８、ｍ
ｐ９、ｍｐＨの６個のユニットトランジスタでＭｐｌが
構成され、同様にｍｐ２、ｍｐ４、ｍｐ５、ｍｐｌ、ｍ
ｐｌｏ、ｍｐｌ２の６個のユニットトランジスタでＭｐ
２が構成されている。これら各ユニットトランジスタの
ゲート面積は、ｔ ｏｏｏμｍＺ （ゲート長１０μｍ
、ゲート幅１００μｍ）となされている、したがって、
Ｍｐｌ、Ｍｐ２の全ゲート面積はそれぞれ６０００μｍ
２である。
あり、これは、第６図の差動アンプを入力段とする演算
増幅器の回路図である。この回路の入力段の差動対のｐ
チャネルＭＯ３ＦＥＴＭｐ１、ＭＰ２は、第２図に示さ
れるようなユニットトランジスタの並列接続回路により
構成されている。ｍｐｌ、ｍｐ３、ｍｐ６、ｍｐ８、ｍ
ｐ９、ｍｐＨの６個のユニットトランジスタでＭｐｌが
構成され、同様にｍｐ２、ｍｐ４、ｍｐ５、ｍｐｌ、ｍ
ｐｌｏ、ｍｐｌ２の６個のユニットトランジスタでＭｐ
２が構成されている。これら各ユニットトランジスタの
ゲート面積は、ｔ ｏｏｏμｍＺ （ゲート長１０μｍ
、ゲート幅１００μｍ）となされている、したがって、
Ｍｐｌ、Ｍｐ２の全ゲート面積はそれぞれ６０００μｍ
２である。
一般にＭＯＳＦＥＴの（１／周波数）に比例する低周波
ノイズはゲート面積が大きくなる程小さくなることが知
られているが、同様なことがしきい電圧のバラツキにつ
いても成り立つことが予測される０面積を大きくするこ
とにより表面準位等の局所的バラツキを平均化できるか
らである。そこで、全ゲート面積の異なる対トランジス
タの特性を比較するために、ゲート面積が！５００ｔｔ
ｒｒｒ”のユニットトランジスタが２個、１８個、２０
０個並列接続されたＭＯＳＦＥＴの対を作成し、その対
のしきい電圧の差を調べた。得られた結果の度数分布を
それぞれ第３図（ａ）、（ｂ）、（ｃ）に示す、即ち、
第３図（ａ）、（ｂ）、（ｃ）はそれぞれ、ゲート面積
が１０００．９０００．１０５μｍ１の対トランジスタ
のしきい電圧差のバラツキを示している。この場合、対
をなすトランジスタそれぞれのユニットトランジスタは
、第２図に示すように、対間で各種勾配の影響を平均化
するために対称的に配置されている。この第３図より、
対をなすトランジスタのゲート面積を大きくするとしき
い電圧の相対バラツキが小さくなっていることがわかる
。
ノイズはゲート面積が大きくなる程小さくなることが知
られているが、同様なことがしきい電圧のバラツキにつ
いても成り立つことが予測される０面積を大きくするこ
とにより表面準位等の局所的バラツキを平均化できるか
らである。そこで、全ゲート面積の異なる対トランジス
タの特性を比較するために、ゲート面積が！５００ｔｔ
ｒｒｒ”のユニットトランジスタが２個、１８個、２０
０個並列接続されたＭＯＳＦＥＴの対を作成し、その対
のしきい電圧の差を調べた。得られた結果の度数分布を
それぞれ第３図（ａ）、（ｂ）、（ｃ）に示す、即ち、
第３図（ａ）、（ｂ）、（ｃ）はそれぞれ、ゲート面積
が１０００．９０００．１０５μｍ１の対トランジスタ
のしきい電圧差のバラツキを示している。この場合、対
をなすトランジスタそれぞれのユニットトランジスタは
、第２図に示すように、対間で各種勾配の影響を平均化
するために対称的に配置されている。この第３図より、
対をなすトランジスタのゲート面積を大きくするとしき
い電圧の相対バラツキが小さくなっていることがわかる
。
第４図は、第３図の分布のデータより得たしきい電圧差
の標準偏差のゲート面積依存性を表すグラフであって、
横軸は１／（全ゲート面積）としである。同図より第１
図中の差動対Ｍｐ１．Ｍｐ２のしきい電圧差をバイポー
ラトランジスタ対の差電圧Δ■１の値と同様に、標準偏
差を１／３ｍＶ以下とするためには、対をなすトランジ
スタのそれぞれの全ゲート面積を５０００μＸ１１２以
上とすればよいことがわかる。
の標準偏差のゲート面積依存性を表すグラフであって、
横軸は１／（全ゲート面積）としである。同図より第１
図中の差動対Ｍｐ１．Ｍｐ２のしきい電圧差をバイポー
ラトランジスタ対の差電圧Δ■１の値と同様に、標準偏
差を１／３ｍＶ以下とするためには、対をなすトランジ
スタのそれぞれの全ゲート面積を５０００μＸ１１２以
上とすればよいことがわかる。
上記説明では簡単化のため負荷のミラー回路を構成する
ｎチャネルＭＯ３ＦＥＴＭｎｌ、Ｍｎ２間のしきい電圧
バラツキを無視しているが、実際にはこれも考慮にいれ
る必要がある。そこで、ｎチャネルＭＯＳＦＥＴについ
ても、ゲート面積が５００μｍ２のユニットトランジス
タを前述のｐチャネルの場合と同様に、対称的に配置さ
れたユニットトランジスタを２個、１８個、２００個ず
つそれぞれ並列接続して同一ウェハ上にｎチャネルＭＯ
ＳＦＥＴ対を作成し１．：のＭＯＳＦＥＴ対間のしきい
電圧差の度数分布を調べたところ、バラツキ（標準偏差
）はｐチャネルＭＯＳＦＥＴの場合よりやや小さくなっ
ているものの、第３図、第４図とほぼ同様の結果が得ら
れた。従って、前述の実施例で負荷のｎチャネルＭＯＳ
ＦＥＴ対間のしきい電圧差が問題となる場合にはｐチャ
ネル型の場合と同様にゲート面積を５０００μｍ２以上
とすることにより、負荷のｎチャネルＭＯＳＦＥＴ対間
のしきい電圧差のバラツキによる影響を排除することが
できる。
ｎチャネルＭＯ３ＦＥＴＭｎｌ、Ｍｎ２間のしきい電圧
バラツキを無視しているが、実際にはこれも考慮にいれ
る必要がある。そこで、ｎチャネルＭＯＳＦＥＴについ
ても、ゲート面積が５００μｍ２のユニットトランジス
タを前述のｐチャネルの場合と同様に、対称的に配置さ
れたユニットトランジスタを２個、１８個、２００個ず
つそれぞれ並列接続して同一ウェハ上にｎチャネルＭＯ
ＳＦＥＴ対を作成し１．：のＭＯＳＦＥＴ対間のしきい
電圧差の度数分布を調べたところ、バラツキ（標準偏差
）はｐチャネルＭＯＳＦＥＴの場合よりやや小さくなっ
ているものの、第３図、第４図とほぼ同様の結果が得ら
れた。従って、前述の実施例で負荷のｎチャネルＭＯＳ
ＦＥＴ対間のしきい電圧差が問題となる場合にはｐチャ
ネル型の場合と同様にゲート面積を５０００μｍ２以上
とすることにより、負荷のｎチャネルＭＯＳＦＥＴ対間
のしきい電圧差のバラツキによる影響を排除することが
できる。
しかし、注意すべき点は、本発明は単にゲート面積を大
きくすることによってしきい電圧差を低減しているので
はない点である。ゲート面積を大きくとることの効果は
表面単位等の局所的なバラツキ要因に対するものである
ので、十分な効果を得るには上記対策とともにウェハ上
の各種勾配に対する平均化対策を併用する必要がある０
本発明では、十分率さいしきい電圧差を得るために必要
なゲート面積を、ウェハ上の各種勾配を対ＭＯＳＦＥＴ
間で十分平均化できる程小さいゲート面積のユニットト
ランジスタを複数個対称配置することにより得ている。
きくすることによってしきい電圧差を低減しているので
はない点である。ゲート面積を大きくとることの効果は
表面単位等の局所的なバラツキ要因に対するものである
ので、十分な効果を得るには上記対策とともにウェハ上
の各種勾配に対する平均化対策を併用する必要がある０
本発明では、十分率さいしきい電圧差を得るために必要
なゲート面積を、ウェハ上の各種勾配を対ＭＯＳＦＥＴ
間で十分平均化できる程小さいゲート面積のユニットト
ランジスタを複数個対称配置することにより得ている。
第５図は、本発明の他の実施例を示す回路図である。同
図において、Ｍｐ４乃至Ｍｐ６は同一サイズのｐチャネ
ルＭＯＳＦＥＴ、Ｍｎ４、Ｍｎ５は、それぞれゲート面
積が５００μｍ２のユニットトランジスタを１２個並列
に接続し、第２図に示すように互に対称的に配置して構
成したｎチャネルＭＯＳＦＥＴ、Ｒ１、Ｒ２はｐ型基板
上のｎウェルに形成されたＲ ２ ／ Ｒ１＝ ａを満
たす拡散抵抗、Ｄｌ乃至Ｄ３はｐチャネルＭＯＳＦＥＴ
のソース・ドレインと同時に形成される高濃度ｐ型拡散
層をアノード、ｎウェルをカソードとするｐ＋ｎ−型接
合ダイオードである。これら各ダイオードを、 （ＤＩのアノード面積）： （Ｄ２のアノード面積）：
（Ｄ３のアノード面積） ＝ｎ：１：ｎ（但し、ｎ〉１） となるように設定しておくと、出力電圧Ｖｏ２は次式で
与えられる。
図において、Ｍｐ４乃至Ｍｐ６は同一サイズのｐチャネ
ルＭＯＳＦＥＴ、Ｍｎ４、Ｍｎ５は、それぞれゲート面
積が５００μｍ２のユニットトランジスタを１２個並列
に接続し、第２図に示すように互に対称的に配置して構
成したｎチャネルＭＯＳＦＥＴ、Ｒ１、Ｒ２はｐ型基板
上のｎウェルに形成されたＲ ２ ／ Ｒ１＝ ａを満
たす拡散抵抗、Ｄｌ乃至Ｄ３はｐチャネルＭＯＳＦＥＴ
のソース・ドレインと同時に形成される高濃度ｐ型拡散
層をアノード、ｎウェルをカソードとするｐ＋ｎ−型接
合ダイオードである。これら各ダイオードを、 （ＤＩのアノード面積）： （Ｄ２のアノード面積）：
（Ｄ３のアノード面積） ＝ｎ：１：ｎ（但し、ｎ〉１） となるように設定しておくと、出力電圧Ｖｏ２は次式で
与えられる。
Ｖ ０２＝ Ｖ ｐ ＋ ａ−Ｖｔ Ｊ ａ ｎここで
、ＶＰはダイオードＤ１の順方向電圧、ｖ丁はｋＴ／ｑ
で与えられる電圧である。この回路は、バイポーラ集積
回路で高精度電圧源とじてしばしば利用されるバンド・
ギャップ・リファレンス回路をＭＯ５集積回路技術で実
現したものである。従来技術により第５図の回路を実現
した場合、主にＭｎ４とＭｎ５間のしきい電圧差のバラ
ツキにより、バイポーラ集積回路で実現されるものと比
較して、常温出力電圧バラツキ、温度特性変動が共に大
きかった。しかし、本実施例では、Ｍ ｎ ４とＭ ｎ
５間のしきい電圧差は、バイポーラトランジスタのΔ
ＶｎｔＴＫ圧と同等以下となり、バイポーラ集積回路と
同等あるいはそれ以上に高精度なバンド・ギャップ・リ
ファレンス回路がＭＯ８集積回路技術により得られる。
、ＶＰはダイオードＤ１の順方向電圧、ｖ丁はｋＴ／ｑ
で与えられる電圧である。この回路は、バイポーラ集積
回路で高精度電圧源とじてしばしば利用されるバンド・
ギャップ・リファレンス回路をＭＯ５集積回路技術で実
現したものである。従来技術により第５図の回路を実現
した場合、主にＭｎ４とＭｎ５間のしきい電圧差のバラ
ツキにより、バイポーラ集積回路で実現されるものと比
較して、常温出力電圧バラツキ、温度特性変動が共に大
きかった。しかし、本実施例では、Ｍ ｎ ４とＭ ｎ
５間のしきい電圧差は、バイポーラトランジスタのΔ
ＶｎｔＴＫ圧と同等以下となり、バイポーラ集積回路と
同等あるいはそれ以上に高精度なバンド・ギャップ・リ
ファレンス回路がＭＯ８集積回路技術により得られる。
［発明の効果］
以上説明したように、本発明は、ＭＯＳＦＥＴ対に対す
るウェハ上の各種勾配の影響を複数のユニットトランジ
スタの対称配置により小さくすると同時に表面準位等の
局所的なバラツキの影響をゲート面積を５０００μｍ２
以上とすることにより小さくしたものであるので、本発
明によれば、ＭＯＳＦＥＴ対のしきい電圧の差をバイポ
ーラトランジスタ対のΔ■ＢＥと同程度かあるいはそれ
以下に抑えることができる。したがって、本発明によれ
ば、従来バイポーラ技術のみによって実現可能であった
高精度の回路をＭＯ３集積回路において実現することが
できる。
るウェハ上の各種勾配の影響を複数のユニットトランジ
スタの対称配置により小さくすると同時に表面準位等の
局所的なバラツキの影響をゲート面積を５０００μｍ２
以上とすることにより小さくしたものであるので、本発
明によれば、ＭＯＳＦＥＴ対のしきい電圧の差をバイポ
ーラトランジスタ対のΔ■ＢＥと同程度かあるいはそれ
以下に抑えることができる。したがって、本発明によれ
ば、従来バイポーラ技術のみによって実現可能であった
高精度の回路をＭＯ３集積回路において実現することが
できる。
【図面の簡単な説明】
第１図は、本発明の一実施例を説明するための回路図、
第２図は、本発明の一実施例を示す平面図、第３図（ａ
）〜（ｃ）は、それぞれユニットトランジスタの並列接
続数を変えた場合についてのしきい電圧差の発生度数分
布図、第４図は、ゲート電極面積に対するしきい電圧差
の標準偏差の変化を示す図、第５図は、本発明の他の実
施例を説明するための回路図、第６図は、従来例を説明
するための回路図、第７図は、従来例の平面図、第８図
（ａ）、（ｂ）は、従来例のしきい電圧差の発生度数分
布図である。 １・・・ゲート電極、 ２・・・素子領域、 ３・・・
第１層金属配線、 ４・・・第２層金属配線、 Ｍｎｌ
〜Ｍ ｎ ５−−− ｎチャネルＭＯＳＦＥＴ、 Ｍ
ｐｌ 〜Ｍｐ ６ ＝−ｐチャネルＭＯ３ＦＥＴ、 ｍ
ｐｌ 〜ｍｐ１２・・・ユニットトランジスタ。
第２図は、本発明の一実施例を示す平面図、第３図（ａ
）〜（ｃ）は、それぞれユニットトランジスタの並列接
続数を変えた場合についてのしきい電圧差の発生度数分
布図、第４図は、ゲート電極面積に対するしきい電圧差
の標準偏差の変化を示す図、第５図は、本発明の他の実
施例を説明するための回路図、第６図は、従来例を説明
するための回路図、第７図は、従来例の平面図、第８図
（ａ）、（ｂ）は、従来例のしきい電圧差の発生度数分
布図である。 １・・・ゲート電極、 ２・・・素子領域、 ３・・・
第１層金属配線、 ４・・・第２層金属配線、 Ｍｎｌ
〜Ｍ ｎ ５−−− ｎチャネルＭＯＳＦＥＴ、 Ｍ
ｐｌ 〜Ｍｐ ６ ＝−ｐチャネルＭＯ３ＦＥＴ、 ｍ
ｐｌ 〜ｍｐ１２・・・ユニットトランジスタ。
Claims (1)
- 互に対となって用いられる同一導電型の第１、第２の
ＭＯＳＦＥＴを有するＭＯＳＦＥＴ集積回路装置であっ
て、前記第１、第２のＭＯＳＦＥＴはそれぞれ複数のユ
ニットＭＯＳＦＥＴの並列接続回路から構成され、前記
第１のＭＯＳＦＥＴに属するユニットＭＯＳＦＥＴと前
記第２のＭＯＳＦＥＴに属するユニットＭＯＳＦＥＴと
は横方向および縦方向に交互に配置され、かつ、それぞ
れのＭＯＳＦＥＴに属するユニットＭＯＳＦＥＴのゲー
ト面積の和はそれぞれ５０００μｍ＾２以上であること
を特徴とするＭＯＳＦＥＴ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187757A JP2850500B2 (ja) | 1990-07-16 | 1990-07-16 | Ｍｏｓｆｅｔ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187757A JP2850500B2 (ja) | 1990-07-16 | 1990-07-16 | Ｍｏｓｆｅｔ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0473961A true JPH0473961A (ja) | 1992-03-09 |
| JP2850500B2 JP2850500B2 (ja) | 1999-01-27 |
Family
ID=16211672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187757A Expired - Lifetime JP2850500B2 (ja) | 1990-07-16 | 1990-07-16 | Ｍｏｓｆｅｔ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850500B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552402B1 (en) | 1998-04-09 | 2003-04-22 | Matsushita Electric Industrial Co., Ltd. | Composite MOS transistor device |
| US8004362B2 (en) | 2006-08-23 | 2011-08-23 | Nec Corporation | Gate bias circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212929A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-07-16 JP JP2187757A patent/JP2850500B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212929A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552402B1 (en) | 1998-04-09 | 2003-04-22 | Matsushita Electric Industrial Co., Ltd. | Composite MOS transistor device |
| US8004362B2 (en) | 2006-08-23 | 2011-08-23 | Nec Corporation | Gate bias circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2850500B2 (ja) | 1999-01-27 |
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