JPH0212945A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0212945A JPH0212945A JP16338488A JP16338488A JPH0212945A JP H0212945 A JPH0212945 A JP H0212945A JP 16338488 A JP16338488 A JP 16338488A JP 16338488 A JP16338488 A JP 16338488A JP H0212945 A JPH0212945 A JP H0212945A
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- Japan
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- semiconductor device
- wiring
- semiconductor
- boron ions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置の製造方法に関し、更に詳しく
は、安定なコンタクト特性を備える半導体装置の製造方
法に係るものである。
は、安定なコンタクト特性を備える半導体装置の製造方
法に係るものである。
［発明の概要］
この発明は、半導体層上に、気相成長法によって形成し
た高融点金属と前記半導体との共晶合金層と、金属層を
積層してなる電極を有する半導体装置の製造方法におい
て、前記共晶合金層にホウ素イオンを含有させることに
より、熱処理を施しても安定なコンタクト特性を保持す
るようにしたものである。
た高融点金属と前記半導体との共晶合金層と、金属層を
積層してなる電極を有する半導体装置の製造方法におい
て、前記共晶合金層にホウ素イオンを含有させることに
より、熱処理を施しても安定なコンタクト特性を保持す
るようにしたものである。
［従来の技術］
従来、この種の半導体装置の製造方法としては、例えば
、第３図に示すようにＭＯＳ−ＬＳＩのゲート電極及び
配線材料として、多結晶シリコン（Ｐｏｌｙ−Ｓｉ：Ｐ
ｈｏｓ ｄｏｐｅ５Ｘ １０”〜２ｘ ｌ Ｏ”ａｔ謙
ｓ／ｃｃ）に代えて、５００〜２０００人の厚さの多結
晶シリコン（Ｐｈｏｓ ｄｏｐｅ １〜５ Ｘ １０″
０ａｔｍｓ／ｃｃ）層ｌの上に、１０００〜２５００人
程度の厚さのタングステンシリサイド（ＷＳｉｘ）層２
をＣＶＤ法により積層した２層構造のタングステンシリ
サイド（Ｗ −Ｐｏ１ｙ ｃｉｄｅ）が使用されており
、配線抵抗の低減化が図られている。なお、図中３はＡ
Ｑ−８ｉ（１％）で形成されたゲート・配線を示してい
る。
、第３図に示すようにＭＯＳ−ＬＳＩのゲート電極及び
配線材料として、多結晶シリコン（Ｐｏｌｙ−Ｓｉ：Ｐ
ｈｏｓ ｄｏｐｅ５Ｘ １０”〜２ｘ ｌ Ｏ”ａｔ謙
ｓ／ｃｃ）に代えて、５００〜２０００人の厚さの多結
晶シリコン（Ｐｈｏｓ ｄｏｐｅ １〜５ Ｘ １０″
０ａｔｍｓ／ｃｃ）層ｌの上に、１０００〜２５００人
程度の厚さのタングステンシリサイド（ＷＳｉｘ）層２
をＣＶＤ法により積層した２層構造のタングステンシリ
サイド（Ｗ −Ｐｏ１ｙ ｃｉｄｅ）が使用されており
、配線抵抗の低減化が図られている。なお、図中３はＡ
Ｑ−８ｉ（１％）で形成されたゲート・配線を示してい
る。
［発明が解決しようとする課題］
しかしながら、このような従来例にあっては、タングス
テンポリサイドとＡＱ−Ｓｉのオーミックコンタクトを
形成する過程で、例えばしきい値電圧を安定化させるた
めに４００〜５００℃の温度で６０〜１８０分の熱処理
等を加えると、タングステンポリサイド中からＡＱ中へ
Ｓｔが吸い上げられると共に逆にＡＱ２がタングステン
ポリサイド中へ拡散する現象が起こり、第４図に示すよ
うに、ゲート配線３及び多結晶シリコン層１に夫々空洞
４．５が生じる。このため、コンタクト抵抗が増大し、
また高温放置試験（１５０〜２００℃）や高温動作試験
（１２５〜１５０℃、５００−１０００時間）時にＡＵ
−８ｉとタングステンポリサイドとのコンタクトがオー
ブンになる問題点がある。
テンポリサイドとＡＱ−Ｓｉのオーミックコンタクトを
形成する過程で、例えばしきい値電圧を安定化させるた
めに４００〜５００℃の温度で６０〜１８０分の熱処理
等を加えると、タングステンポリサイド中からＡＱ中へ
Ｓｔが吸い上げられると共に逆にＡＱ２がタングステン
ポリサイド中へ拡散する現象が起こり、第４図に示すよ
うに、ゲート配線３及び多結晶シリコン層１に夫々空洞
４．５が生じる。このため、コンタクト抵抗が増大し、
また高温放置試験（１５０〜２００℃）や高温動作試験
（１２５〜１５０℃、５００−１０００時間）時にＡＵ
−８ｉとタングステンポリサイドとのコンタクトがオー
ブンになる問題点がある。
また、このようにＡＱ−８ｔ中に空洞４が生じると、ス
トレスマイグレーションやエレクトロマイグレーション
等により断線し易くなり、信頼性の低下を来す問題点が
ある。
トレスマイグレーションやエレクトロマイグレーション
等により断線し易くなり、信頼性の低下を来す問題点が
ある。
本発明は、斯かる諸問題に着目して創案されたものであ
って、熱処理を行ってもＳｉとＡＱの相互拡散が起こら
ず、安定なコンタクト特性が得られる半導体装置の製造
方法を得んとするものである。
って、熱処理を行ってもＳｉとＡＱの相互拡散が起こら
ず、安定なコンタクト特性が得られる半導体装置の製造
方法を得んとするものである。
［課題を解決するための手段］
そこで、本発明は、半導体層上に、気相成長法によって
Ｉニ成した高融点金属と前記半導体との共晶合金層と、
金属層を積層してなる電極を有する半導体装置の製造方
法において、前記共晶合金層にホウ素イオンを含有させ
ることを、その解決手段としている。
Ｉニ成した高融点金属と前記半導体との共晶合金層と、
金属層を積層してなる電極を有する半導体装置の製造方
法において、前記共晶合金層にホウ素イオンを含有させ
ることを、その解決手段としている。
［作用コ
高融点金属と半導体との共晶合金にホウ素イオンを含有
させることにより、ＡＱへのＳｉの吸い上げを防止し、
且つ共晶合金へ、ｌが拡散するのを阻止Ｖる。
させることにより、ＡＱへのＳｉの吸い上げを防止し、
且つ共晶合金へ、ｌが拡散するのを阻止Ｖる。
［実施例］
以下、本発明に係る半導体装置の製造方法をＭＯＳ−Ｌ
Ｓ Ｉのゲート電極及び配線材料とのコンタクト部に適
用した実施例に基づいて説明する。
Ｓ Ｉのゲート電極及び配線材料とのコンタクト部に適
用した実施例に基づいて説明する。
図中、ｌＯはシリコン基板であって、通常の製造手順に
よりソース領域１０ａ及びドレイン領域ｔａｂ並びに素
子間分離部１１が形成されており、この基板！の表面に
は、絶縁膜（ＳｉＯｙ）１２及びゲート絶縁膜（Ｓ ｉ
ｏ ＊） １３が形成されている。
よりソース領域１０ａ及びドレイン領域ｔａｂ並びに素
子間分離部１１が形成されており、この基板！の表面に
は、絶縁膜（ＳｉＯｙ）１２及びゲート絶縁膜（Ｓ ｉ
ｏ ＊） １３が形成されている。
ゲート絶縁膜１３上には、厚さ２０００人の多結晶シリ
コン層１を、更に多結晶シリコン層ｌの上にはＣＶＤ法
によりタングステンシリサイド（ＷＳｉｘ）層２を積層
、形成して、ゲート電極１５を形成する。このように形
成されたゲート電極１５を前記ゲート絶縁膜１３と一体
に形成した絶縁１８１４で覆い、ゲート電極１５上の絶
縁！ｉ１４をエツチングして窓明けを行いコンタクトホ
ール１４ａを形成する。また、前記ソース・ドレイン領
域１０ａ。
コン層１を、更に多結晶シリコン層ｌの上にはＣＶＤ法
によりタングステンシリサイド（ＷＳｉｘ）層２を積層
、形成して、ゲート電極１５を形成する。このように形
成されたゲート電極１５を前記ゲート絶縁膜１３と一体
に形成した絶縁１８１４で覆い、ゲート電極１５上の絶
縁！ｉ１４をエツチングして窓明けを行いコンタクトホ
ール１４ａを形成する。また、前記ソース・ドレイン領
域１０ａ。
１０ｂ上の絶縁膜１２にもコンタクトホール１２ａを形
成する。
成する。
次に、ゲート電極１５のみにイオン注入が出来るように
他の部分にマスクを形成した後（図示省略）、ホウ素イ
オンをタングステンシリサイド層２ヘイオン注入（ＢＰ
＊ 、５０ｋｅ■）してドーズｆｉ５ Ｘ １０ ”
〜Ｉ Ｘ １０ Ｉ８ａｍ−”とする。
他の部分にマスクを形成した後（図示省略）、ホウ素イ
オンをタングステンシリサイド層２ヘイオン注入（ＢＰ
＊ 、５０ｋｅ■）してドーズｆｉ５ Ｘ １０ ”
〜Ｉ Ｘ １０ Ｉ８ａｍ−”とする。
次に、Ａσ−８ｉ（１％）層をスパッタリングにより形
成し、この層を所定位置でエツチングすることにより、
ゲート配線１６．ソース配線１７及びドレイン配置ｔｓ
を形成する。
成し、この層を所定位置でエツチングすることにより、
ゲート配線１６．ソース配線１７及びドレイン配置ｔｓ
を形成する。
このようにして、ゲート電極１５とゲート配線１６のオ
ーミックコンタクトが形成されることにより、ＡＱとＳ
ｔとの相互拡散を阻止することが出来る。
ーミックコンタクトが形成されることにより、ＡＱとＳ
ｔとの相互拡散を阻止することが出来る。
なお、タングステンポリサイド中にリンイオンを２ Ｘ
１０ ” 〜５ Ｘ ｌ Ｏ”ａｔｏｍｓ／ ｃｃを
ドーズしたものに、リンイオン、ヒ素イオン、ホウ素イ
オンを夫々イオン注入した実験においてホ１り素イオン
のみが、ＡＮとＳｉとの相互拡散を防止することが判明
し、Ｓｉの吸い上げによる空洞の発生が見られなかった
。
１０ ” 〜５ Ｘ ｌ Ｏ”ａｔｏｍｓ／ ｃｃを
ドーズしたものに、リンイオン、ヒ素イオン、ホウ素イ
オンを夫々イオン注入した実験においてホ１り素イオン
のみが、ＡＮとＳｉとの相互拡散を防止することが判明
し、Ｓｉの吸い上げによる空洞の発生が見られなかった
。
また、タングステンポリサイドにおけるＰＯＣｌ２ 。
プレデポジションの代わりにリンイオンのイオン注入で
同様のρＳを得るためには、約５Ｘ１０１６Ｇｘ−’の
ドーズ量が必要であることから、ホウ素イオンをイオン
注入する場合には、これ以上のドーズ量が必要であると
判断される。
同様のρＳを得るためには、約５Ｘ１０１６Ｇｘ−’の
ドーズ量が必要であることから、ホウ素イオンをイオン
注入する場合には、これ以上のドーズ量が必要であると
判断される。
以上、実施例について説明したが、共晶合金に上記実施
例におけるものに限られず、Ｔ ｉＳ ｉｘ 。
例におけるものに限られず、Ｔ ｉＳ ｉｘ 。
ＭｏＳｉｘ等を適用することも可能である。
また、上記実施例においては、ゲート配線としてＡＱ−
８ｉ（１％）を用いたがＳｔを含まないＡＱでも勿論よ
い。
８ｉ（１％）を用いたがＳｔを含まないＡＱでも勿論よ
い。
［発明の効果］
以上の説明から明らかなように、本発明に係る半導体装
置の製造方法に依れば、各種の熱処理によっても半導体
構成原子（Ｓｔ）と共晶合金との間における半導体構成
原子の吸い上げや、配線金属（金属層）の共晶合金層へ
の拡散等が防止出来るため、安定なコンタクト特性を得
る効果がある。
置の製造方法に依れば、各種の熱処理によっても半導体
構成原子（Ｓｔ）と共晶合金との間における半導体構成
原子の吸い上げや、配線金属（金属層）の共晶合金層へ
の拡散等が防止出来るため、安定なコンタクト特性を得
る効果がある。
第１図及び第２図は本発明に係る半導体装置の製造方法
の実施例を示す断面説明図、第３図は従来例を示ケ断面
説明図、第４図は同拡大図である。 １・・・多結晶シリコン層、２・・・タングステンシリ
サイド層、ＩＯ・・・シリコン基板、１４＋Ｌ・・・コ
ンタクトホール、１６・・・ゲート配線。 第 図 第 図
の実施例を示す断面説明図、第３図は従来例を示ケ断面
説明図、第４図は同拡大図である。 １・・・多結晶シリコン層、２・・・タングステンシリ
サイド層、ＩＯ・・・シリコン基板、１４＋Ｌ・・・コ
ンタクトホール、１６・・・ゲート配線。 第 図 第 図
Claims (2)
- （１）半導体層上に、気相成長法によって形成した高融
点金属と前記半導体との共晶合金層と、金属層を積層し
てなる電極を有する半導体装置の製造方法において、 前記共晶合金層にホウ素イオンを含有させることを特徴
とする半導体装置の製造方法。 - （２）前記ホウ素イオンのドーズ量を５×１０＾１＾５
ｃｍ＾−＾２以上としたことを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16338488A JPH0212945A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16338488A JPH0212945A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212945A true JPH0212945A (ja) | 1990-01-17 |
Family
ID=15772864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16338488A Pending JPH0212945A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212945A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281532B1 (en) * | 1999-06-28 | 2001-08-28 | Intel Corporation | Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering |
| US6656822B2 (en) | 1999-06-28 | 2003-12-02 | Intel Corporation | Method for reduced capacitance interconnect system using gaseous implants into the ILD |
-
1988
- 1988-06-30 JP JP16338488A patent/JPH0212945A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281532B1 (en) * | 1999-06-28 | 2001-08-28 | Intel Corporation | Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering |
| US6656822B2 (en) | 1999-06-28 | 2003-12-02 | Intel Corporation | Method for reduced capacitance interconnect system using gaseous implants into the ILD |
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