JPH0212946A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0212946A JPH0212946A JP16338588A JP16338588A JPH0212946A JP H0212946 A JPH0212946 A JP H0212946A JP 16338588 A JP16338588 A JP 16338588A JP 16338588 A JP16338588 A JP 16338588A JP H0212946 A JPH0212946 A JP H0212946A
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- Japan
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- eutectic alloy
- semiconductor
- tungsten silicide
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、オーミックコンタクトを形成した半導体装置
に関する。
に関する。
［発明の概要］
この発明は、共晶合金と金属層のコンタクト部を有する
半導体装置において、 半導体層上に、スパッタリングによって形成した高融点
金属と前記半導体との共晶合金層と、金属層とを積層し
たことにより、 初期特性や信頼性を向上させたものである。
半導体装置において、 半導体層上に、スパッタリングによって形成した高融点
金属と前記半導体との共晶合金層と、金属層とを積層し
たことにより、 初期特性や信頼性を向上させたものである。
［従来の技術］
従来、この種の半導体装置の製造方法としては、例えば
、第３図に示すようにＭＯＳ−ＬＳＩのゲート電極及び
配線材料として、多結晶シリコン（Ｐｏ１ｙ −Ｓ ｉ
： Ｐｈｏｓ ｄｏｐｅ５ Ｘ １０ ” 〜２ Ｘ
１０鵞１ａｔｎ＋ｓ／ｃｃ）に代えて、５００〜２０
００人の厚さの多結晶シリコン（Ｐｈｏｓ ｄｏｐｅ
１〜５ ｘ １０ ”ａｔｍｓ／ｃｃ）層ｌの上に、１
０００〜２５００人程度の厚さのタングステンシリサイ
ド（ＷＳｉｘ）層２をＣＶＤ法により積層した２層構造
のタングステンポリサイド（Ｗ −Ｐｏ１ｙ ｃｉｄｅ
）が使用されており、配線抵抗の低減化が図られている
。なお、図中３はＡｅ−Ｓｉ（１％）で形成されたゲー
ト配線を示している。
、第３図に示すようにＭＯＳ−ＬＳＩのゲート電極及び
配線材料として、多結晶シリコン（Ｐｏ１ｙ −Ｓ ｉ
： Ｐｈｏｓ ｄｏｐｅ５ Ｘ １０ ” 〜２ Ｘ
１０鵞１ａｔｎ＋ｓ／ｃｃ）に代えて、５００〜２０
００人の厚さの多結晶シリコン（Ｐｈｏｓ ｄｏｐｅ
１〜５ ｘ １０ ”ａｔｍｓ／ｃｃ）層ｌの上に、１
０００〜２５００人程度の厚さのタングステンシリサイ
ド（ＷＳｉｘ）層２をＣＶＤ法により積層した２層構造
のタングステンポリサイド（Ｗ −Ｐｏ１ｙ ｃｉｄｅ
）が使用されており、配線抵抗の低減化が図られている
。なお、図中３はＡｅ−Ｓｉ（１％）で形成されたゲー
ト配線を示している。
［発明が解決しようとする課題］
しかしながら、このような従来例にあっては、タングス
テンポリサイドとＡＮ−Ｓｉのオーミツ４クコンタクト
を形成する過程で、例えばしきい値電圧を安定化させる
ために４００〜５００℃の温度で６０−１８０分の熱処
理等を加えると、タングステンポリサイド中からＡ１２
中へＳｉが吸い上げられると共に逆にＡＱがタングステ
ンポリサイド中へ拡散する現象が起こり、第４図に示す
ように、ゲート配線３及び多結晶シリコン層ｌに夫々空
洞４．５が生じる。このため、コンタクト抵抗が増大し
、また高温放置試験（１５０〜２００℃）や高温動作試
験（１２５〜１５０℃、５００〜１０００時間）時にＡ
Ｑ−Ｓｔとタングステンシリサイドとのコンタクトがオ
ープンになる問題点がある。
テンポリサイドとＡＮ−Ｓｉのオーミツ４クコンタクト
を形成する過程で、例えばしきい値電圧を安定化させる
ために４００〜５００℃の温度で６０−１８０分の熱処
理等を加えると、タングステンポリサイド中からＡ１２
中へＳｉが吸い上げられると共に逆にＡＱがタングステ
ンポリサイド中へ拡散する現象が起こり、第４図に示す
ように、ゲート配線３及び多結晶シリコン層ｌに夫々空
洞４．５が生じる。このため、コンタクト抵抗が増大し
、また高温放置試験（１５０〜２００℃）や高温動作試
験（１２５〜１５０℃、５００〜１０００時間）時にＡ
Ｑ−Ｓｔとタングステンシリサイドとのコンタクトがオ
ープンになる問題点がある。
また、このようにＡＱ−Ｓｉ中に空洞４が生じると、ス
トレスマイグレーションやエレクトロマイグレーション
等により断線し易くなり、信頼性の低下を来す問題点が
ある。
トレスマイグレーションやエレクトロマイグレーション
等により断線し易くなり、信頼性の低下を来す問題点が
ある。
本発明は、斯かる諸問題に着目して創案されたものであ
って、熱処理を行ってもＳｉとＡＱの相互拡散が起こら
ず、初期特性や信頼性の安定な半導体装置を得んとする
ものである。
って、熱処理を行ってもＳｉとＡＱの相互拡散が起こら
ず、初期特性や信頼性の安定な半導体装置を得んとする
ものである。
［課題を解決釘るための手段］
そこで、本発明は、半導体層上に、スパッタリングによ
って形成した高融点金属と前記半導体との共晶合金層と
、金属層とを積層したことを、その解決手段としている
。
って形成した高融点金属と前記半導体との共晶合金層と
、金属層とを積層したことを、その解決手段としている
。
［作用］
高融点金属と半導体との共晶合金と金属層とを積層した
ことにより、共晶合金と金属層間のコンタクトを稠密に
することが可能となる。このため、コンタクト特性を向
上させる。
ことにより、共晶合金と金属層間のコンタクトを稠密に
することが可能となる。このため、コンタクト特性を向
上させる。
［実施例］
以下、本発明に係る半導体装置の製造方法をＭＯＳ−Ｌ
Ｓ Ｉのゲート電極及び配線材料とのコンタクト部に適
用した実施例に基づいて説明する。
Ｓ Ｉのゲート電極及び配線材料とのコンタクト部に適
用した実施例に基づいて説明する。
図中、１０はシリコン基板であって、通常の製造手順に
よりソース領域１０ａ及びドレイン領域１０ｂ並びに素
子間分離部１１が形成されており、この基板１の表面に
は、絶縁膜（ＳｉＯｘ）１２及びゲート絶縁膜（Ｓｉｎ
ｓ）１３が形成されている。
よりソース領域１０ａ及びドレイン領域１０ｂ並びに素
子間分離部１１が形成されており、この基板１の表面に
は、絶縁膜（ＳｉＯｘ）１２及びゲート絶縁膜（Ｓｉｎ
ｓ）１３が形成されている。
ゲート絶縁膜１３上には、厚さ１５００人の多結晶シリ
コン層ｌを、更に多結晶シリコン層ｌの上には共晶合金
としてのタングステンシリサイド（ＷＳｉｘ）をはじめ
にＣＶＤ法によりｌ０００人の厚さで堆積させた後、次
にその上にスパッタリングによりタングステンシリサイ
ドを更に１０００人の厚さで積層させて、２０００人の
タングステンシリサイド層２を形成し、前記多結晶シリ
コン層ｌとタングステンシリサイド層２とでゲート電極
１５とする。
コン層ｌを、更に多結晶シリコン層ｌの上には共晶合金
としてのタングステンシリサイド（ＷＳｉｘ）をはじめ
にＣＶＤ法によりｌ０００人の厚さで堆積させた後、次
にその上にスパッタリングによりタングステンシリサイ
ドを更に１０００人の厚さで積層させて、２０００人の
タングステンシリサイド層２を形成し、前記多結晶シリ
コン層ｌとタングステンシリサイド層２とでゲート電極
１５とする。
このように形成されたゲート電極１５を前記ゲート絶縁
膜１３と一体に形成した絶縁膜１４で覆い、ゲート電極
１５上の絶縁膜１４をエツチングして窓明けを行いコン
タクトホール１４ａを形成する。また、前記ソース・ド
レイン領域１０ａ。
膜１３と一体に形成した絶縁膜１４で覆い、ゲート電極
１５上の絶縁膜１４をエツチングして窓明けを行いコン
タクトホール１４ａを形成する。また、前記ソース・ド
レイン領域１０ａ。
ｔｏｂ上の絶縁膜１２にもコンタクトホール１２ａを形
成する。
成する。
次に、ＡＱ−５ｔ（１％）層をスパッタリングにより形
成し、この層を所定パターンでエツチングすることによ
り、ゲート配線１６．ソース配線１７及びドレイン配線
１８を形成する。
成し、この層を所定パターンでエツチングすることによ
り、ゲート配線１６．ソース配線１７及びドレイン配線
１８を形成する。
次に、しきい値電圧を調整するためのアニールをおこな
った後、絶縁膜の形成を行って半導体装置が完了する。
った後、絶縁膜の形成を行って半導体装置が完了する。
このようにして、ゲート電極１５とゲート配線Ｉ６のオ
ーミックコンタクトが形成されることにより、Ａ１２と
Ｓｔとの相互拡散を阻止することが出来る。特に、タン
グステンシリサイド層２を、ＣＶＤ法で形成した後、ス
パッタリングにより積層して２層構造としたため、金属
層とのコンタクトが稠密となり、コンタクト特性が良好
となる。
ーミックコンタクトが形成されることにより、Ａ１２と
Ｓｔとの相互拡散を阻止することが出来る。特に、タン
グステンシリサイド層２を、ＣＶＤ法で形成した後、ス
パッタリングにより積層して２層構造としたため、金属
層とのコンタクトが稠密となり、コンタクト特性が良好
となる。
以上、実施例について説明したが、共晶合金に上記実施
例におけるものに限られず、Ｔ ｉＳ ｉｘ 。
例におけるものに限られず、Ｔ ｉＳ ｉｘ 。
ＭｏＳｉｘ等を適用することも可能である。
また、上記実施例においては、ゲート配線としてＡＱ−
Ｓｉ（１％）を用いたがＳｉを含まない１２でも勿論よ
い。
Ｓｉ（１％）を用いたがＳｉを含まない１２でも勿論よ
い。
［発明の効果］
以上の説明から明らかなように、本発明に係る半導体装
置にあっては、各種の熱処理によっても半導体構成原子
（Ｓｔ）と共晶合金との間における半導体構成原子の吸
い上げや、配線金属（金属層）の共晶合金層への拡散等
が防止出来るため、初期特性、信頼性を良好となし、安
定なコンタクト特性を得る効果がある。
置にあっては、各種の熱処理によっても半導体構成原子
（Ｓｔ）と共晶合金との間における半導体構成原子の吸
い上げや、配線金属（金属層）の共晶合金層への拡散等
が防止出来るため、初期特性、信頼性を良好となし、安
定なコンタクト特性を得る効果がある。
また、共晶金属層を例えば下半層がＣＶＤ法で、上半層
がスパッタリングで形成されたものにすれば、ＣＶＤ法
の良好なステップカバレッジを生かしつつ半導体構成原
子（Ｓｔ）の吸い上げ等の不都合を防止できる効果があ
る。
がスパッタリングで形成されたものにすれば、ＣＶＤ法
の良好なステップカバレッジを生かしつつ半導体構成原
子（Ｓｔ）の吸い上げ等の不都合を防止できる効果があ
る。
第１図及び第２図は本発明に係る半導体装置の製造方法
の実施例を示す断面説明図、第３図は従来例を示す断面
説明図、第４図は同拡大図である。 １・・・多結晶シリコン層、２・・・タングステンシリ
サイド層、ＩＯ・・・シリコン基板、１４ａ・・・コン
タクトホール、１６・・・ゲート配線。 第 区
の実施例を示す断面説明図、第３図は従来例を示す断面
説明図、第４図は同拡大図である。 １・・・多結晶シリコン層、２・・・タングステンシリ
サイド層、ＩＯ・・・シリコン基板、１４ａ・・・コン
タクトホール、１６・・・ゲート配線。 第 区
Claims (1)
- （１）半導体層上に、スパッタリングによって形成した
高融点金属と前記半導体との共晶合金層と、金属層とを
積層したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16338588A JPH0212946A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16338588A JPH0212946A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212946A true JPH0212946A (ja) | 1990-01-17 |
Family
ID=15772884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16338588A Pending JPH0212946A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212946A (ja) |
-
1988
- 1988-06-30 JP JP16338588A patent/JPH0212946A/ja active Pending
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