JPH0212961A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にバイポー
ラトランジスタ及びＭＯ３型電界効果トランジスタが混
在している半導体装置の製造方法に関する。

〔従来の技術〕

書き込み可能な読み出し専用記憶装置（以下ＰＲＯＭと
記す）には、書き込み・消去方式の違いで、ヒユーズ破
壊型ＦＲＯＭ、接合破壊型ＰＲＯＭ、ＥＰＲＯＭ　（Ｅ
ｒａｓａｂｌｅ　　ＰＲＯＭ）、ＥＥＰ　ＲＯＭ　（Ｅ
ｌｅｃｔｒｉｃａｌ　Ｅｒａｓａｂｌｅ　Ｐ　ＲＯＭ　
）等がある。この中で、接合破壊型ＰＲＯＭは、ＰＮ接
合を破壊することにより、情報の書き込みを行っている
ため、−度書き込んだ情報は外部雑音に対して強く、記
憶情報の信頼度が高い利点がある。

このため、接合破壊型ＦＲＯＭは、情報の保持に高信頼
性を必要とする用途に使用されている。

しかしながら、接合破壊型ＰＲＯＭの記憶素子はバイポ
ーラトランジスタのエミッタ・ベース接合を破壊して書
き込みを行う構造を有するため、その入力回路や出力回
路等の周辺回路もバイポーラトランジスタを使用してい
る。従って接合破壊型ＰＲＯＭは、高速で動作する反面
、その消費電力も大きいという欠点がある。

一方、近年、バイポーラトランジスタとＭＯＳトランジ
スタを同一半導体基板上に共存させて、バイポーラトラ
ンジスタの高速性と、ＭＯＳトランジスタの低消費電力
性の双方の特長を兼ね合わせたＢ　１−ＭＯＳ、あるい
はＢ　ｉ−ＣＭＯ３半導体装置が注目されている。この
Ｂ　ｉ−ＣＭＯ３半導体装置により接合破壊型ＦＲＯＭ
を製造する場合には、記憶素子はバイポーラトランジス
タ形成工程と同時に製造される。

第２図（ａ）〜（ｄ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。

まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
にＮ＋型埋込層２及びＰ＋型埋込層３をそれぞれ選択的
に形成し、Ｎ＋型埋込Ｍ２及びＰ＋型埋込層３を含む表
面にＮ型エピタキシャル層４を形成させる。

次に、第２図（ｂ）に示すように、Ｎ型エピタキシャル
ＪＦｊ　４の表面にＰ＋型埋込層３に達するＰ型ウェル
５を選択的に設け、Ｎ型エピタキシャル層４の表面にＰ
＋型埋込層３に達するＰ＋型分離領域６を選択的に設け
る。次に、Ｐ“型分離領域６を含む表面にフィールド酸
化膜７を選択的に設けて素子形成領域を形成する。次に
、前記素子影形成領域の表面にゲート酸化膜８を形成し
、前記素子形成領域のＮ型エピタキシャル層４の表面に
選択的にＰ＋型のベース領域９を形成する。

次に、第２図（Ｃ）に示すように、ベース領域９の上の
ゲート酸化膜８を選択的にエツチングして開孔部を設け
、前記開孔部を含む表面に多結晶シリコン層を０．４〜
０．５μｍの厚さに堆積し、これを選択的にエツチング
してゲート電極１０゜１１及びエミッタ電極１２．１２
ａを形成する。

次に、選択的にイオン注入を行い、Ｐ型ウェル５の表面
にゲート電極１１に整合したＮ＋型拡散領域１３と、エ
ミッタ電極内に打込んだ不純物を熱処理により前記開孔
部を通してベース領域９内に拡散させてＮ＋型のエミッ
タ領域１４．１４ａを形成する。次に、同様に選択的に
イオン注入を行いＮ型エピタキシャル層４の表面にゲー
ト電極１０に整合したＰ＋型拡散領域１５を形成する。

次に、第２図（ｄ）に示すように、全面に酸化シリコン
膜１６を０．５〜１．０μｍの厚さに堆積し、酸化シリ
コン膜１６及びゲート酸化膜８を順次エツチングして各
素子のコンタクト用開孔部を設け、該開孔部を含む表面
に多結晶シリコン層１７を厚さ１０〜１１００ｎに堆積
し、多結晶シリコン層１７の上にアルミニウム層１８を
堆積し、アルミニウム層１８及び多結晶シリコン層１７
を順次エツチングしてそれぞれの素子とコンタクトする
配線を形成する。ここで、記憶素子のエミッタ領域１４
はデジット線に、Ｎ＋型埋込層２はワード線に接続され
る。

〔発明が解決しようとする課題〕

上述した従来の半導体装置の製造方法は、接合破壊型Ｐ
ＲＯＭを作るために、バイポーラトランジスタのベース
領域及びエミッタ領域の形成工程と同一工程で記憶素子
のベース領域、エミッタ領域を形成している。また、記
憶素子のエミッタ電極となる多結晶シリコン膜は、Ｍｏ
Ｓトランジスタのゲート電極と同一の膜で形成する。

第３図は従来の記憶素子を説明するための半導体チップ
の模式断面図である。記憶素子に情報を書き込むとき、
デジット線より書き込み電流を流すことにより、エミッ
タ・ベース接合に逆方向バイアスをかけてブレークダウ
ンさせ、さらに過電流を流すと、アルミニウム層１８の
エレクトロマイグレーションが起り、アルミニウムとシ
リコンとの合金であるアロイスパイク２０が成長してエ
ミッタ・ベース接合まで到達して接合を破壊する。ここ
で、アロイスパイク２０が更に成長してベース・コレク
タ接合をも破壊してしまうと、正常は読み出し動作が行
われなくなる。これを防止するためには、アロイスパイ
ク２０がエミッタ・ベース接合を破壊した後も、ベース
・コレクタ接合に達しにくくするために、再接合間の距
離であるベース幅ｗｅを大きくする必要がある。また、
エミッタ電極の下部の多結晶シリコン層１７の厚さ及び
エミツタ幅ＷＥを小さくすることにより、アロイスパイ
ク２０が小さくても十分に書き込まれる構造とする必要
がある。

従来技術で製造した記憶素子では、バイポーラトランジ
スタと同一工程で形成しているため、ベース幅ＷＢはエ
ミッタ領域１４ａも比較的深く形成され、エミツタ幅Ｗ
Ｅは０．２〜０．３μｍとなり、ベース幅Ｗ、は０．２
〜０．３μｍと狭くなる。

また、多結晶シリコン層１７はＭＯＳトランジスタのゲ
ート電極と同一工程で形成するため、ＭＯＳトランジス
タのソース・ドレイン領域形成時のイオン注入のマスク
として必要な厚さ０．４〜０．５μｍが要求される。

以上説明したように、従来技術で製造する記憶素子は、
ベース幅Ｗａが狭く、さらにエミツタ幅ＷＦ＋が広く、
エミッタ電極膜厚りが大きいという構造となり、情報の
書き込み時にベース・コレクタ接合をも破壊し易いとい
う欠点を有する。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、−導電型半導体基板
上に設けた逆導電型のエピタキシャル層に素子分離領域
を設けて素子形成領域を区画する工程と、前記素子形成
領域に相補型のＭｏＳトランジスタとバイポーラトラン
ジスタと接合破壊型記憶素子とを形成する半導体装置の
製造方法において、前記素子形成領域に選択的に一導電
型の不純物を導入してバイポーラトランジスタ用のベー
ス領域と記憶素子用のベース領域を設ける工程と、前記
素子形成領域上にゲート酸化膜を設ける工程と、前記バ
イポーラトランジスタ用ベース領域上の前記ゲート酸化
膜に開孔部を設け該開孔部を含む表面に多結晶シリコン
層を堆積しこれを選択的にエツチングして前記相補型Ｍ
ＯＳトランジスタ用のゲート電極および前記バイポーラ
トランジスタ用のエミッタ電極を形成する工程と、前記
エミッタ電極及び前記ゲート電極に整合して前記素子形
成領域中に逆導電型不純物をイオン注入し熱処理により
前記ベース領域中に形成してエミッタ領域及び前記ゲー
ト電極に整合したソース・ドレイン領域を得る工程と、
前記エミッタ領域とは独立に前記記憶素子用ベース領域
に選択的に逆導電型の不純物を導入して記憶素子のエミ
ッタ領域を形成する工程とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。

第１図（ａ）に示すように、第２図（ａ）。

（ｂ）で説明した従来の半導体装置の工程と同じ工程で
ベース領域９までを形成する。、次に、第１図（ｂ）に
示すように、バイポーラトランジスタ形成領域のベース
領域９の上のゲート酸化膜８を選択的にエツチングして
開孔部を設ける。次に、前記開孔部を含む表面に多結晶
シリコン層を０．４〜０．５μｍの厚さに堆積し、これ
を選択的にエツチングしてゲート電極１０．１１及びエ
ミッタ電極１２を形成する。次に、Ｐ型ウェルを有する
素子形成領域及びエミッタ電＋１ｒ１１２に選択的にＮ
型不純物をイオン注入し、ゲート電極１１に整合してＰ
型ウェル５内に設けたＮ＋型拡散領域１３により構成し
たＮチャネルＭＯＳトランジスタと、エミッタ電極１２
内に打込んだ不純物を熱処理により前記開孔部を通して
ベース領域９内に拡、散させてＮ＋型のエミッタ領域１
４を形成したバイポーラトランジスタを得る。次に、ゲ
ート電極１０に整合して選択的にＮ型エピタキシャル層
４にＰ型不純物をイオン注入してＰ＋型拡散領域１５を
形成し、ＰチャネルＭＯ３トランジスタを構成する。

次に、第１図（ｃ）に示すように、ゲート電極１０．１
１及びエミッタ電極１２を含む表面に酸化シリコン膜１
６を０．５〜１．０μｍの厚さに堆積し、酸化シリコ膜
１６及びゲート酸化膜８を順次エツチングしてベース領
域９、Ｎ＋型拡散領域１３、Ｐ＋型拡散領域１５のそれ
ぞれのコンタクト用開孔部を形成する。次に、該開孔部
を含む表面に多結晶シリコン層１７を１０〜１１００ｎ
の厚さに堆積する。次に、多結晶シリコン層１７の上に
酸化シリコン膜１９を堆積し、これを選択的にエツチン
グして記憶素子形成領域を開孔し、酸化シリコン膜１９
をマスクとしてＮ型不純物をイオン注入し、熱処理を行
い、ベース領域９内にエミッタ領域１４ａを形成する。

ここで、エミッタ領域１４ａはイオン注入条件を調整す
ることによりバイポーラトランジスタのエミッタ領域１
４とは独立して接合深さを制御することができる。

次に、第１［Ｗ（ｄ）に示すように、酸化シリコン膜１
９を除去し、多結晶シリコン層１７の上にアルミニウム
層１８を堆積し、アルミニウム層１８及び多結晶シリコ
ン層１７を選択的に順次エツチングしてそれぞれの素子
にコンタクトする電極を形成する。

〔発明の効果〕

以上説明したように本発明は、記憶素子のエミッタ領域
の形成工程をバイポーラトランジスタのエミッタ領域の
形成工程と独立した工程で形成することにより、ベース
幅ＷＢが広くなり、またエミツタ幅ＷＥが狭く、エミッ
タ電極の下部の多結晶シリコン層の厚さも薄い構造とな
る。このため、情報の書き込みの際の書き込み電流が低
減し、ベースコレクタ接合の破壊もない、書き込み歩留
りの高い、高信頼性の接合破壊型ＰＲＯＭを製造できる
効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｄ）は従来の半導体装置の製造方法を説明す
るための工程順に示した半導体チップの断面図、第３図
は従来の記憶素子を説明するための半導体チップの模式
断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋型埋込層、３
・・・Ｐ＋型埋込屑、４・・・Ｎ型エピタキシャル層、
５・・・Ｐ型ウェル、６・・・Ｐ＋型分離領域、７・・
・フィールド酸化膜、８・・・ゲート酸化膜、９・・・
ベース領域、１０．１１・・・ゲート電極、１２・・・
エミッタ電極、１３・・・Ｎ＋型拡散領域、１４・・・
エミッタ領域、１５・・・Ｐ＋型拡散領域、１６・・・
酸化シリコン膜、１７・・・多結晶シリコン層、１８・
・・アルミニウム層、１９・・・酸化シリコン膜、２０
・・・アロイスパイク、Ｗ！・・・エミツタ幅、ＷＩＩ
・・・ベース幅。

Claims (1)

【特許請求の範囲】
1. 一導電型半導体基板上に設けた逆導電型のエピタキシャ
   ル層に素子分離領域を設けて素子形成領域を区画する工
   程と、前記素子形成領域に相補型のＭＯＳトランジスタ
   とバイポーラトランジスタと接合破壊型記憶素子とを形
   成する半導体装置の製造方法において、前記素子形成領
   域に選択的に一導電型の不純物を導入してバイポーラト
   ランジスタ用のベース領域と記憶素子用のベース領域を
   設ける工程と、前記素子形成領域上にゲート酸化膜を設
   ける工程と、前記バイポーラトランジスタ用ベース領域
   上の前記ゲート酸化膜に開孔部を設け該開孔部を含む表
   面に多結晶シリコン層を堆積しこれを選択的にエッチン
   グして前記相補型ＭＯＳトランジスタ用のゲート電極お
   よび前記バイポーラトランジスタ用のエミッタ電極を形
   成する工程と、前記エミッタ電極及び前記ゲート電極に
   整合して前記素子形成領域中に逆導電型不純物をイオン
   注入し熱処理により前記ベース領域中に形成したエミッ
   タ領域及び前記ゲート電極に整合したソース・ドレイン
   領域を得る工程と、前記エミッタ領域とは独立に前記記
   憶素子用、ベース領域に選択的に逆導電型の不純物を導
   入して記憶素子のエミッタ領域を形成する工程とを含む
   ことを特徴とする半導体装置の製造方法。