JPH02130016A - Ｅｃｌラッチ回路 - Google Patents
Ｅｃｌラッチ回路Info
- Publication number
- JPH02130016A JPH02130016A JP63283497A JP28349788A JPH02130016A JP H02130016 A JPH02130016 A JP H02130016A JP 63283497 A JP63283497 A JP 63283497A JP 28349788 A JP28349788 A JP 28349788A JP H02130016 A JPH02130016 A JP H02130016A
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- JP
- Japan
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- circuit
- ecl
- level
- latch
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
計算機の高速論理回路等に用いられるＥＣＬ（電流切換
型）ラッチ回路に関し。
型）ラッチ回路に関し。
ＥＣＬラッチ回路におけるクロック機構を簡単化し１回
路動作の安定化を図ることを目的とし。
路動作の安定化を図ることを目的とし。
それぞれがレベルシフト型のＥＣＬ回路で構成された第
１のゲート部と第２のゲート部とをそなえ、第１のゲー
ト部のＥＣＬ回路は、入力データとクロックとクロック
イネーブルとをそれぞれの入力信号とする並列接続され
た入力側トランジスタと、参照電圧と第２のゲート部か
らの反転ラッチ信号とをそれぞれの入力信号とする並列
接続された出力側トランジスタとをそなえ、第２のゲー
ト部のＥＣＬ回路は１反転入力データとクロックとクロ
ックイネーブルとをそれぞれの入力信号とする並列接続
された入力側トランジスタと、参照電圧と第１のゲート
部からのラッチ信号とをそれぞれの入力とする並列接続
された出力側トランジスタとをそなえた構成をもつ。
１のゲート部と第２のゲート部とをそなえ、第１のゲー
ト部のＥＣＬ回路は、入力データとクロックとクロック
イネーブルとをそれぞれの入力信号とする並列接続され
た入力側トランジスタと、参照電圧と第２のゲート部か
らの反転ラッチ信号とをそれぞれの入力信号とする並列
接続された出力側トランジスタとをそなえ、第２のゲー
ト部のＥＣＬ回路は１反転入力データとクロックとクロ
ックイネーブルとをそれぞれの入力信号とする並列接続
された入力側トランジスタと、参照電圧と第１のゲート
部からのラッチ信号とをそれぞれの入力とする並列接続
された出力側トランジスタとをそなえた構成をもつ。
本発明は、計算機の高速論理回路等に用いられるＥＣＬ
（電流切換型）ラッチ回路に関する。
（電流切換型）ラッチ回路に関する。
特に本発明は、単一のクロックしか必要としない簡単な
構成のＥＣＬラッチ回路を提供する。
構成のＥＣＬラッチ回路を提供する。
第７図に従来のＥＣＬラッチ回路の回路図を示す。
第７図において、ｌはデータ入力部、２はラッチ部、Ｔ
ＲＩないしＴＲ９はトランジスタ、Ｄｉはダイオード、
Ｒ１ないしＲ５は抵抗、ＣＬＫは正クロック、ＣＬＫは
負クロック、Ｄはラッチ入力のデータ、Ｑはラッチの状
態出力、ＶＢＢは参照用電圧、ＶＥＲは電流スイッチ用
の電源電圧。
ＲＩないしＴＲ９はトランジスタ、Ｄｉはダイオード、
Ｒ１ないしＲ５は抵抗、ＣＬＫは正クロック、ＣＬＫは
負クロック、Ｄはラッチ入力のデータ、Ｑはラッチの状
態出力、ＶＢＢは参照用電圧、ＶＥＲは電流スイッチ用
の電源電圧。
ＶＴＴはエミッタホロワ終端用の電源電圧、ｖＣ８は定
電流制御電圧を表す。
電流制御電圧を表す。
次に第８図の信号波形図を用いて、第７図の回路の動作
を説明する。
を説明する。
この回路は、負クロックＣＬＫが“０”のとき（ＣＬ
Ｋ ＝“１”）、ラッチ入力データＤをサンプリングし
、ＣＬＫが１″のとき（ＣＬＫ＝″０”）、そのサンプ
リングした値を保持する。
Ｋ ＝“１”）、ラッチ入力データＤをサンプリングし
、ＣＬＫが１″のとき（ＣＬＫ＝″０”）、そのサンプ
リングした値を保持する。
つまりデータ入力部１のＴＲ１に入力される負クロック
ＣＬＫが“０″のとき、ラッチ入力データＤがＯ″であ
れば、ＴＲ３はオンとなる。そしてこの時のＴＲ３の低
レベルのコレクタ電圧がラッチ部２のＴＲ９のベース電
圧として印加される。
ＣＬＫが“０″のとき、ラッチ入力データＤがＯ″であ
れば、ＴＲ３はオンとなる。そしてこの時のＴＲ３の低
レベルのコレクタ電圧がラッチ部２のＴＲ９のベース電
圧として印加される。
従来のＥＣＬラッチ回路では、データ入力部とラッチ部
に負クロックと正クロックとを別々に印加する必要があ
り、そのため第９図に示すような正負両極性のクロック
を発生するドライバが必要であった。
に負クロックと正クロックとを別々に印加する必要があ
り、そのため第９図に示すような正負両極性のクロック
を発生するドライバが必要であった。
また負クロックと正クロックそれぞれの配線長や配線に
付く容量の違い等により遅延時間に差が生じて、ＥＣＬ
ラッチ回路の動作が不安定になる可能性があった。
付く容量の違い等により遅延時間に差が生じて、ＥＣＬ
ラッチ回路の動作が不安定になる可能性があった。
本発明は、ＥＣＬラフチ回路におけるクロック機構を簡
単化し９回路動作の安定化を図ることを目的としている
。
単化し９回路動作の安定化を図ることを目的としている
。
本発明は３値論理によるＥＣＬラッチ回路を用いて課題
を解決するもので、そのためレベルシフト型のＥＣＬ回
路からなるゲート部２つにたすき掛けの帰還を行った簡
単な構成で単一クロックのＥＣＬラッチを実現する。こ
れは各ゲート部のＥＣＬ回路の２つの電流スイッチング
路のうち、−方の電流スイッチング路を帰還信号入力用
、他方の電流スイッチング路をデータ入力用としたとき
。
を解決するもので、そのためレベルシフト型のＥＣＬ回
路からなるゲート部２つにたすき掛けの帰還を行った簡
単な構成で単一クロックのＥＣＬラッチを実現する。こ
れは各ゲート部のＥＣＬ回路の２つの電流スイッチング
路のうち、−方の電流スイッチング路を帰還信号入力用
、他方の電流スイッチング路をデータ入力用としたとき
。
各ゲート部のＥＣＬ回路のそれぞれのデータ入力用電流
スイッチング路が入力データに対して相補的になること
を利用するもので、それぞれのデータ入力用の電流スイ
ッチング路には入力データと反転入力データとを同時に
与える必要があるが。
スイッチング路が入力データに対して相補的になること
を利用するもので、それぞれのデータ入力用の電流スイ
ッチング路には入力データと反転入力データとを同時に
与える必要があるが。
クロックは共通にできる。
第１図は本発明の原理を示す基本回路図である。
図において。
１１は第１ゲート部、１２は第２ゲート部であり、それ
ぞれレベルシフト型ＥＣＬ回路で構成されている。
ぞれレベルシフト型ＥＣＬ回路で構成されている。
ＴＩないしＴＩ２はトランジスタであり、Ｔ１゜Ｔ２．
Ｔ３とＴ７．Ｔ８．Ｔ９はそれぞれ並列接続されて、第
１ゲート部１１と第２ゲート部１２のＥＣＬ回路の一方
の電流スイッチング路を形成し、入力側トランジスタと
して用いられる。
Ｔ３とＴ７．Ｔ８．Ｔ９はそれぞれ並列接続されて、第
１ゲート部１１と第２ゲート部１２のＥＣＬ回路の一方
の電流スイッチング路を形成し、入力側トランジスタと
して用いられる。
Ｔ４．Ｔ５と、ＴＩＯ，Ｔｌｌはそれぞれ並列接続され
て各ＥＣ１回路の他方の電流スイッチング路を形成し、
出力側トランジスタとして用いられる。
て各ＥＣ１回路の他方の電流スイッチング路を形成し、
出力側トランジスタとして用いられる。
Ｔ６．Ｔ１２は、それぞれ第１ゲート部１１と第２ゲー
ト部１２のＥＣＬ回路の出力側トランジスタのコレクタ
に接続されたエミッタホロワトランジスタである。それ
ぞれラッチ信号Ｑおよび反転ラッチ信号Ｑを出力すると
ともに他のゲート部に帰還する。
ト部１２のＥＣＬ回路の出力側トランジスタのコレクタ
に接続されたエミッタホロワトランジスタである。それ
ぞれラッチ信号Ｑおよび反転ラッチ信号Ｑを出力すると
ともに他のゲート部に帰還する。
Ｒ１，Ｒ２，Ｒ４，Ｒ５は、それぞれ各ＥＣＬ回路のコ
レクタ負荷抵抗であり、このうちＲＩＲ４は省略するこ
とができる。またＲ３．Ｒ６はエミッタホロワのトラン
ジスタＴ６．Ｔ１２のエミッタ負荷抵抗である。
レクタ負荷抵抗であり、このうちＲＩＲ４は省略するこ
とができる。またＲ３．Ｒ６はエミッタホロワのトラン
ジスタＴ６．Ｔ１２のエミッタ負荷抵抗である。
Ｄは入力データであり、第１ゲート部１１のＴ３のベー
スに入力される。
スに入力される。
Ｄは反転入力データであり、第２ゲート部１２のＴ９の
ベースに入力される。
ベースに入力される。
ＣＬＫはクロックであり２第１ゲ一ト部１１と第２ゲー
ト部１２のそれぞれのＴ２とＴ８のベースに共通に入力
される。
ト部１２のそれぞれのＴ２とＴ８のベースに共通に入力
される。
ＣＥＩ／ＣＥ２はクロックイネーブルであり。
第１ゲート部１１と第２ゲート部１２のそれぞれのＴｌ
、ＴＩ’ と７７、Ｔ７’ の各ベースに共通に入力さ
れる。
、ＴＩ’ と７７、Ｔ７’ の各ベースに共通に入力さ
れる。
ＶＢＢは参照用電圧であり、第１ゲート部１１と第２ゲ
ート部１２のＴ４とＴＩＯのベースに印加される。
ート部１２のＴ４とＴＩＯのベースに印加される。
またＶＥＲ，ＶＴは電源電圧、ＧＮＤは接地を示す。
第２図は信号レベル図であり、ＶＯＨはり、■。
ＣＬＫ、ＣＥＩ／ＣＥ２の裏側のレベル、そしてＶＯＨ
’ はＱ、 Ｑの裏側のレベルを示す。またＶＯＬは、
これらの各信号に共通の低側のレベルで、ある。
’ はＱ、 Ｑの裏側のレベルを示す。またＶＯＬは、
これらの各信号に共通の低側のレベルで、ある。
これにより、たとえば第１ゲート部１１において、Ｔ５
にＱ干ＶＯＬが与えられてＴ５が０ＦＦ（非導通）とな
っている状態では、Ｔｌ、Ｔ２゜Ｔ３のいずれか１つの
ベースにＶＯＨレベルが与えられると、Ｑ＝ＶＯＨ’
となる。
にＱ干ＶＯＬが与えられてＴ５が０ＦＦ（非導通）とな
っている状態では、Ｔｌ、Ｔ２゜Ｔ３のいずれか１つの
ベースにＶＯＨレベルが与えられると、Ｑ＝ＶＯＨ’
となる。
しかし、Ｔ５にＱ＝ＶＯＨ’ が与えられていると、Ｖ
ＯＨ＜ＶＯＨ’であるためＴ５は無条件にＯＮ（導通）
となり、このときＴｌ、Ｔ２．Ｔ３のいずれのベースが
ＶＯＨになっても、そのトランジスタはＯＮになること
はできない。
ＯＨ＜ＶＯＨ’であるためＴ５は無条件にＯＮ（導通）
となり、このときＴｌ、Ｔ２．Ｔ３のいずれのベースが
ＶＯＨになっても、そのトランジスタはＯＮになること
はできない。
これは第２ゲート部１２においても同様である。
が強い。
ラッチ信号Ｑまたは反転ラッチ信号Ｑのいずれか一方が
ＶＯＨ’ 、他方がＶＯＬのレベルとなる。
ＶＯＨ’ 、他方がＶＯＬのレベルとなる。
たとえばＱ＝ＶＯＨ’であった場合、第１ゲート部１１
のＴＩ、Ｔ２．Ｔ３の入力信号のレベルが何であっても
Ｔ５は強制的にＯＮとなり、 Ｑ−ＶＯＬとなって、
ラッチはロックされる。
のＴＩ、Ｔ２．Ｔ３の入力信号のレベルが何であっても
Ｔ５は強制的にＯＮとなり、 Ｑ−ＶＯＬとなって、
ラッチはロックされる。
第３図は、第１図の基本回路の等価回路である。
図のラッチ回路は、単一クロック化のために４個のＮＯ
Ｒゲートで構成されているが、これを従来の技術で実現
しようとすれば、これらの４個のＮＯＲゲートそれぞれ
にＥＣＬ回路を充てなければならず４個のＥＣＬ回路が
必要とされた。
Ｒゲートで構成されているが、これを従来の技術で実現
しようとすれば、これらの４個のＮＯＲゲートそれぞれ
にＥＣＬ回路を充てなければならず４個のＥＣＬ回路が
必要とされた。
これに対して第１図に示されている本発明の基本回路は
、ＶＯＬ、ＶＯＨ，ＶＯＨ’ （０３レベルによる３値
論理を用いたことにより、２個のＥＣＩ、回路で構成で
き、大幅に簡単化されている。これにより本発明のＥＣ
Ｌラッチ回路は単一クロックで動作する結果２回路動作
の安定性と信頼性が向上する。
、ＶＯＬ、ＶＯＨ，ＶＯＨ’ （０３レベルによる３値
論理を用いたことにより、２個のＥＣＩ、回路で構成で
き、大幅に簡単化されている。これにより本発明のＥＣ
Ｌラッチ回路は単一クロックで動作する結果２回路動作
の安定性と信頼性が向上する。
第４図は本発明の１実施例の回路図である。この実施例
は、第１図に示されている本発明の基本回路に、セット
（ＳＥＴ）入力およびリセット（ＲＥＳＥＴ）入力を
付加したものである。
は、第１図に示されている本発明の基本回路に、セット
（ＳＥＴ）入力およびリセット（ＲＥＳＥＴ）入力を
付加したものである。
このため第４図に示すように、第１ゲート部１１の並列
接続された出力側トランジスタＴ４． Ｔ５にトランジ
スタＴ１３が追加され、また第２ゲート部１２の並列接
続された出力側トランジスタＴ１０、Ｔｌｌにトランジ
スタ１４が追加されている。なお、他の回路要素は第１
図の場合と同じであるため説明を省略する。
接続された出力側トランジスタＴ４． Ｔ５にトランジ
スタＴ１３が追加され、また第２ゲート部１２の並列接
続された出力側トランジスタＴ１０、Ｔｌｌにトランジ
スタ１４が追加されている。なお、他の回路要素は第１
図の場合と同じであるため説明を省略する。
Ｔ１３のベースにはＲＥＳＥＴ信号が与えられ。
またＴ１４のベースにはＳＥＴ信号が与えられる。
ＲＥＳＥＴおよびＳＥＴの信号レベルは、第２図のＱ、
Ｑと同じであり、裏側レベルがＶＯＨ’低側レベルがＶ
ＯＬとされる。
Ｑと同じであり、裏側レベルがＶＯＨ’低側レベルがＶ
ＯＬとされる。
したがって、ＲＥＳＥＴ、ＳＥＴのいずれか一方をＶＯ
Ｈ’ レベルにすると、Ｔ１３あるいはＴ１４が無条
件にＯＮとなり、ラッチを強制的にリセットあるいはセ
ント状態にすることができる。
Ｈ’ レベルにすると、Ｔ１３あるいはＴ１４が無条
件にＯＮとなり、ラッチを強制的にリセットあるいはセ
ント状態にすることができる。
第５図は本発明において必要とされる入力データＤおよ
び反転入力データＤを発生するためのＥＣＬ回路を示し
たものである。
び反転入力データＤを発生するためのＥＣＬ回路を示し
たものである。
図示されたＥＣＬ回路は非レベルシフト型として構成さ
れ、入力データＤ′を同じ信号レベルＶＯＨ，ＶＯＬを
もつ入力データＤおよび反転入力データＤに変換する。
れ、入力データＤ′を同じ信号レベルＶＯＨ，ＶＯＬを
もつ入力データＤおよび反転入力データＤに変換する。
第６図は第４図の実施例回路の動作を説明する信号波形
図である。図中の１．ないしり、は動作時点を示す。
図である。図中の１．ないしり、は動作時点を示す。
はじめにラッチを■のＳＥＴあるいは■のＲＥＳＥＴす
る。このとき、■のＣＥＩ／ＣＥ２と■のＣＬＫは、Ｖ
ＯＨレベルに保持されたままである。
る。このとき、■のＣＥＩ／ＣＥ２と■のＣＬＫは、Ｖ
ＯＨレベルに保持されたままである。
ｔｌに■のＳＥＴがＶＯＨ’ レベルになると。
■のＱはＶＯＨ’ 、■のＱはＶＯＬのレベルにロック
される。
される。
１、に■のＲＥＳＥＴがＶＯＨ’ レベルになると、
ＱはＶＯＬ、ＱはＶＯＨ’ のレベルにロックされる。
ＱはＶＯＬ、ＱはＶＯＨ’ のレベルにロックされる。
ｔ、に■のＣＬＫがＶＯＬとなるが、まだ■のＣＥＩ／
ＣＥ２がＶＯＨのままであるため変化しない。
ＣＥ２がＶＯＨのままであるため変化しない。
ｔ４に■のＣＥＩ／ＣＥ２がＶＯＬとなり、続＜ｔｓに
■のＣＬＫがＶＯＬになると、■の入力データＤの値■
○Ｈがラッチに読み込まれ、ＱがＶＯＨ’ 、ＱがＶＯ
Ｌとなる。
■のＣＬＫがＶＯＬになると、■の入力データＤの値■
○Ｈがラッチに読み込まれ、ＱがＶＯＨ’ 、ＱがＶＯ
Ｌとなる。
ｔ、に■のＤの値がＶＯＬになると１次のｔ。
でＣＬＫがＶＯＬに変わったときＤの値■○Ｌをラッチ
に読み込み、ＱはＶＯＬ、ＱはＶＯＲ’ となってロッ
クされる。
に読み込み、ＱはＶＯＬ、ＱはＶＯＲ’ となってロッ
クされる。
本発明によれば、単一クロックを用いるＥＣＬラッチ回
路が簡単な構成で実現でき１回路規模とコストの増大を
招くことなく回路の安定性を改善することが可能となる
。
路が簡単な構成で実現でき１回路規模とコストの増大を
招くことなく回路の安定性を改善することが可能となる
。
第１図は本発明の基本回路図、第２図は本発明における
信号レベル図、第３図は本発明回路の等価回路図、第４
図は本発明の１実施例回路の回路図、第５図は反転入力
データを発生する実施例回路の回路図、第６図は本発明
実施例回路の動作を示す信号波形図、第７図は従来のＥ
ＣＬラソ千回路の回路図、第８図は第７図に示す従来回
路の信号波形図、第９図は第７図の従来回路に用いられ
る両極性クロックドライバの回路図である。 第１図中 １１ ： ＥＣＬ回路からなる第１ゲート部１２ ：
ＥＣＬ回路からなる第２ゲート部Ｔ１〜Ｔ１２ニトラン
ジスタ Ｒ１−Ｒ６：抵抗 ＣＥＩ／ＣＢ２：クロソクイネーブル ＣＬＫ ：クロック Ｄ二人力データ Ｄ二反転入力 Ｑ：ラッチ信号 Ｑ：反転ラッチ信号
信号レベル図、第３図は本発明回路の等価回路図、第４
図は本発明の１実施例回路の回路図、第５図は反転入力
データを発生する実施例回路の回路図、第６図は本発明
実施例回路の動作を示す信号波形図、第７図は従来のＥ
ＣＬラソ千回路の回路図、第８図は第７図に示す従来回
路の信号波形図、第９図は第７図の従来回路に用いられ
る両極性クロックドライバの回路図である。 第１図中 １１ ： ＥＣＬ回路からなる第１ゲート部１２ ：
ＥＣＬ回路からなる第２ゲート部Ｔ１〜Ｔ１２ニトラン
ジスタ Ｒ１−Ｒ６：抵抗 ＣＥＩ／ＣＢ２：クロソクイネーブル ＣＬＫ ：クロック Ｄ二人力データ Ｄ二反転入力 Ｑ：ラッチ信号 Ｑ：反転ラッチ信号
Claims (2)
- （１）それぞれがレベルシフト型のＥＣＬ回路で構成さ
れた第１のゲート部（１１）と第２のゲート部（１２）
とをそなえ、 第１のゲート部（１１）のＥＣＬ回路は、入力データ（
Ｄ）とクロック（＠ＣＬＫ＠）とクロックイネーブル（
＠ＣＥ１＠／＠ＣＥ２＠）とをそれぞれの入力信号とす
る並列接続された入力側トランジスタと、参照電圧（Ｖ
ＢＢ）と第２のゲート部（１２）からの反転ラッチ信号
（＠Ｑ＠）とをそれぞれの入力信号とする並列接続され
た出力側トランジスタとをそなえて、クロックイネーブ
ル（＠ＣＥ１＠／＠ＣＥ２＠）の制御のもとで入力デー
タ（Ｄ）をクロック（＠ＣＬＫ＠）によりサンプリング
し、また並列接続された各出力側トランジスタのコレク
タの共通接続点からエミッタホロワトランジスタを介し
てレベルシフトされたラッチ信号（Ｑ）を出力し、第２
のゲート部（１２）のＥＣＬ回路は、反転入力データ（
＠Ｄ＠）とクロック（＠ＣＬＫ＠）とクロックイネーブ
ル（＠ＣＥ１＠）とをそれぞれの入力信号とする並列接
続された入力側トランジスタと、参照電圧（ＶＢＢ）と
第１のゲート部（１１）からのラッチ信号（Ｑ）とをそ
れぞれの入力とする並列接続された出力側トランジスタ
とをそなえて、クロックイネーブル（ＣＥ１）の制御の
もとで反転点入力データ（＠Ｄ＠）をクロック（＠ＣＬ
Ｋ＠）によりサンプリングし、また並列接続された各出
力側トランジスタのコレクタの共通接続点からエミッタ
ホロワトランジスタを介して反転ラッチ信号（＠Ｑ＠）
を出力し、 上記したラッチ信号（Ｑ）、反転ラッチ信号（＠Ｑ＠）
の各裏側のレベルは、入力データ（Ｄ）、反転入力デー
タ（＠Ｄ＠）、クロック（＠ＣＬＫ＠）、クロックイネ
ーブル（＠ＣＥ１＠、＠ＣＥ２＠）の各裏側のレベルに
対して高くレベルシフトされていることを特徴とするＥ
ＣＬラッチ回路。 - （２）請求項１のＥＣＬラッチ回路において、第１のゲ
ート部（１１）のＥＣＬ回路の並列接続された出力側ト
ランジスタの１つとして、リセット（ＲＥＳＥＴ）を入
力信号とするものを設け、また第２のゲート部（１２）
のＥＣＬ回路の並列接続された出力側トランジスタの１
つとして、セット（ＳＥＴ）を入力信号とするものを設
け、リセット（ＲＥＳＥＴ）およびセット（ＳＥＴ）の
入力信号の各裏側のレベルはラッチ信号（Ｑ）および 反転ラッチ信号（＠Ｑ＠）の裏側のレベルと同じレベル
シフトされたレベルとすることを特徴とするＥＣＬラッ
チ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283497A JPH02130016A (ja) | 1988-11-09 | 1988-11-09 | Ｅｃｌラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283497A JPH02130016A (ja) | 1988-11-09 | 1988-11-09 | Ｅｃｌラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130016A true JPH02130016A (ja) | 1990-05-18 |
Family
ID=17666312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283497A Pending JPH02130016A (ja) | 1988-11-09 | 1988-11-09 | Ｅｃｌラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
-
1988
- 1988-11-09 JP JP63283497A patent/JPH02130016A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
| US5850155A (en) * | 1995-11-30 | 1998-12-15 | Nec Corporation | BIMOS logic circuit directly controllable by a CMOS block formed on same IC chip |
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