JPH02132855A - 絶縁トレンチ・キャパシタを持つダイナミックｒａｍセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利川分野 本発明は半導体装置とその製造法に関連し、詳細にはダ
イナミック・ランダム・アクセス・メ七り・セル・アレ
イと、このアレイを製造する工程に関連する。

従来の技術及び問題点 キャパシタとトランジスタの両方がシリコン・バー表面
のトレンチにあるダイナミックＲＡＭセルは、テキサス
・インスツルメンツ・インコーポレイテッドに：ｆ４渡
された、１９８８年５月２６日出願の係屈中の米国特許
出願第０７／１９８，８９６号と、インターナショナル
・エレクトロニツク・デバイス・ミーディングの会報、
ｒＥＥＥ（１９８５年）第７１４乃至７１７頁所載のリ
チ１ｌ−ドソン等による論文で説明される。これらの構
成により、バー表面で占められる而３積が非常に小さく
なり、よってセルの密度が高くなり得る。

リチャードソン等によるセルでは、アクヒス・トフンジ
スタのソースを、記憶ノードを形成するギャパシタの上
部種板に接続するのに、理込まれた横方向のコンタクｉ
・を使用しなければならない。

このコンタクトを設ける製造段階は複雑である。

クＡに発行され、テキサス・インスッルメンツ・インコ
ーポレイテッドに譲渡された米国特許第４，２２５．９
４５号で説明ざれるセルでは、キャパシタとトランジス
タはトレンチの中に買がれ、低いキャパシタ極板シよ記
憶ノードであり、よってキャパシタ領域の端はアクセス
・トランジスタのソースを形成し、埋込みコンタク１・
は不要である。

本発明の主な目的は表面で占められる面積を減らすよう
に、トレンチの中にキャパシタとアクセス・トランジス
タの両方を持つ型の改良されたダイナミック・メモリ・
セルを提供することである。

本発明のもう一つの目的は従来の工程技術で容易に製造
され得る、特に埋込まれた横方向のコンタクトを必要と
しないトレンチ型のダイナミック・メモリ・セル・アレ
イを提供することである。本発明の更に別の目的はアル
ファ粒ｆ免疫の改良されたセルを提供し、またセル密度
を高くするように小さいセルを記供することである。

問題点を解決するための手段及び作用 本発明の一実施例によるとダイナミック・ランダム・ア
クセス・メモリ・セルｔよ、半導体バーム面にエッチン
グされたトレンチの側壁のハ側のみにＪ５いて形成され
た記憶キセバシタとアクセス・トランジスタを持つ。記
憶キャパシタは：・レンチの側壁を記憶ノードとして用
い、ポリシリコン・プラグを共通のノードとして用いる
。このポリシリコン・プラグは、同様なセルの列のトレ
ンチＩく而に沿って延びる極板の部分であり、］・レン
チに沿ってキャパシタの間に電界捧根型の絶縁を提供す
る。アクセス・トランジスタのチャンネルは、１−レン
チの片側側壁の上部に形成され、キャパシタ記憶ノード
の上端をトランジスタのソース領域として用い、頂部表
面に理込みＮ＋ドレイン領域を有する。側壁で向かい合
うキャパシタ領域は互いに絶縁され、よってビットにつ
き二つのセルを持つアレイが設けられアルファ粒子免疫
を改良し、または行につき二つのワード線を用いること
により各キャパシタは別々にアドレス指定ざれ、より高
い密度を提供する。この代わりに行につきワード線を一
つのみ利用し、ピット．線を中央で分；”Ｉ　シても良
く、これにより一つの隆起部またはビラーが二つの別個
のビッｌ−線を支え、より高い密Ｉ良を提供する。

本発明に特徴的と思われる新奇な特性を特ｒ”ｇＮ求の
節囲に記載する。本発明とその伯の目的Ａ１）利貞は、
図面と共に以下の特定な実施例の訂細な説明から良く理
解されるであろう。

実施例 第１図と第２ａ図乃至第２ｄ図は、トランジスタが一個
のダイナミック・ランダム・アクセス・メ七り・セルの
アレイの平面図と断面図であり、各セルには、シリコン
・バー１３Ｓ面のトレンチ１２の間の半導体領域の側壁
に形成されたトランジスタ１０とキャパシタ１１がある
。公知のＪ、うに半導体領域はトレンチ間の領域ではイ
１く、自立形のピラーであって良い。半導体領域上部に
おいて、シリコン酸化物層１５の下に埋込まれたＮ＋ダ
１域１／１は、これらのセルの列のピット線を形成し、
各アクセス・トランジスタ１０のドレインを形成する。

引き延ばされたポリシリコン・ス１・リツブ１６により
ワ．−ド線が設けられ、これはトレンチ１２の中へと下
に延び、アクセス・トランジスタのゲート１７を形成す
る。ｔヤパシタ１１の記憶ノードが、トレンチ１２間の
半導体領域の低部側壁に形成ざれたＮ形領域により形成
され、このＮ形領域の上端はトランジスタ１ｏのそれぞ
れのソース領域１９も形成する。ポリシリコン・プラグ
２０は各トレンチ１２の低部を満たし、またこのプラグ
はキャパシタ領域１８を互いに絶縁するように、この列
に沿って延びるストリップ状の電界種板部分である。こ
の電界種板、即ちプラグ２０は、米国特許第４．３４５
．３６４＠の説明に基づくものであっても良く、または
米国特許第４，２４０，０９．２号で説明ざれる理由に
より、約２分の１．Ｖｄｄの電圧が印加されても良い。

各１〜レンヂ１２の底には熱酸化物層２１があり、その
下にはＰ＋チャンネノレ・ストップ２２があり、トレン
チの一方の側聖のキＶパシタ１１を、このトレンチの他
方の側壁のキャパシタ１１から絶縁するように機能する
。

第１図乃至第３図のセル・アレイにおいて各セルには、
二つの記憶キャパシタ１１と二つのアクセス・トランジ
スタ１０がある。即ち一つのワード線１６がアクティブ
になり、一つのビット線１４が感知される（列デコード
で選択される）と、二つのトランジスタ１０がターンオ
ンされ、二つのキャパシタ１１がビット線１４とチャー
ジを共有する。従ってもしアルフ戸粒子がキャパシタ１
１の一つを部分的に放電することなどによりソフト・エ
ラーが生じても、本当のビット線のデータはそれでもな
！３感知され１ηる。しかしながらセル一個につき二つ
のキャパシタを用いる代わりに、本発明の概念によりセ
ルー個につきトランジスター個とキャパシター個のみを
用いることで、セルを高密度にできる。これは以下で詳
細に説明される。

第１図乃至第３図のセル・アレイを形成する方法は、第
４ａ図乃至第４ｄ図を参照に説明される。Ｐ形半導体状
態の単結晶シリコンのスライスにより工程が開始される
。このうちバー１３はほんの微小な部分である。第１図
と第２ａ図乃至第２ｄ図のセルはバー上で当然ほんの４
Ｍｅ　ｇか１６　１’ｖｌ　ｅ　Ｑであり、おそらく一
度に数百のバーがスライス上に形戊される。装置の周辺
（よ通常のＣＭＯＳ工程を用いて形成ざれ、またバイボ
ーラ装置も同様に含まれ得ると理解されたうえで、セル
・アレイを形成するのに用いられる段階だけを説明する
。第一に、シリコン酸化物の幼いコーテインクが成艮さ
れ、もし望ましいならばフォトレジストのような適切な
マスクを用いてヒ素注入が行われ、ビッｌ−Ｉ２１４と
なるＮ＋注入領域２５を形成する。シリコン窒化物層２
６がシリコン表面上に形成ざれ，またこの窒化物はパタ
ーン処理され、トレンチ１２がエッチングされる領域の
みを゛露出する。異方性エツヂングが約５乃至１０ミク
ロンの深さにまで行われ、第４ａ図に示されるトレンチ
構造を形成する。表面における各トレンチ１２の幅は約
２ミクロンかそれより小さい。次の段階は絶れチｐンネ
ル・ストップ２２とそれに重＜ｒる熱酎化物２１の形成
であり、ここではまず別イｆ窒化物コーティングが塗布
され、トレンチの側面は残して底だけが異方性エッチン
グにより取除かれる。ホウ素注入が行われトレンチの底
をＰ＋にドーピングし、次に熱酸化により第４ｂ図に示
されるように、酸化物層２１どチャンネル・ストップ２
２が形成される。次に窒化物コーティングが’Ｄｉ壁か
らエッチングにより取除かれ、トレンチはＰ形不Ｋ！物
でドーピングざれても良いシリコン酸化物の襖着により
満たされ、またこの被着されたシリコン酸化物はワード
′ｆ２１６となるものと平行なパターンにエッチングさ
れ、第４ｂ図に示されるように門化物ブリッジ２７を残
し、ＩＮ−｝−ドーピングをマスクリる。次にＮ＋Ｍ域
１８が１〜レンチの側壁に形成される。これはまず全面
をコーディングし、Ｎ＋のドーピングされたシリコン酸
化物を披着してトレンチを満たし、次に表面を均一に反
応性イオンエツヂングし、トレンチのプラグ２８以外の
この酸化物を全て取除くことにより形成される。外部拡
散によりｌ！ｌｌＩ壁の上部がドーピングされるのを防
ぐように、酸化物キＰツブを加えても良い。次にスライ
スは、リンまたヒ素のようなＮ形不純物を酸化物プラグ
２８から１〜レンチの側壁に拡散するのに十分な時間、
高温にざらされ，Ｎ形キャパシタ領域１８を形成する。

エツヂングが行われ、酸化物ブリッジ２７と酸化物プラ
グ２８を取除く。第ｔＳ　Ｃ図に示ざれるように熱酸化
が行われ、キャパシタ誘電体２９が形成ざれる。この誘
電体は例えば約１００乃至１５０Ａの厚さの熱シリコン
酸化物でも良く、または約１０ＯＡの厚さの効果的な誘
電体を形成する、熱シリコン酸化物とシリコン窒化物の
加えられたコーティングの混合物でも良い。ドーピング
されたポリシリコン３０が表面全体を覆うように被着さ
れ、トレンチ１２を満たす。次にこのポリシリコンは反
応性イオン・エッチングにより、元の窒化物２６のレベ
ルにまでエッチバックされる。次にフォトレジストによ
りマスキングが行われセルの間の領域を覆い、トランジ
スタ１０となるべき領域を露出したままにする。よって
異方性エッチングが継続されブラグ２０を残す。即ち第
４Ｃ図の［第二のエッチバツク」の破線で示ざれるよう
に、ポリシリコン３０のエッチングが領域１８のほぼ頂
部レベルに達するまで行わる。ポリシリコン３０のこの
エッチングは、トランジスタ１０のチャンネルとなるべ
き側壁を霜出するように行われる。ポリシリコン３０は
セル間の領域では元の頂面レベルのままであるが、ワー
ド線１６となるべき所の下の領域では、Ｎ十領域１８の
頂部レベルにまでエツチングされる。第４ｄ図において
、次の段階では窒化物ＦＪ２６を取除きバーを酸化させ
、熱酸化物１５を成長させビット１ｆｊ１４に駆動し、
また同様にトランジスタ・ゲート酸化物３１と、ポリシ
リコン２０上により厚い酸化物３２を形成することであ
る。この酸化により、多母にドーピングされたシリコン
のヒ素の注入された領域２５に、選択的に厚い酸化物１
５が成長され、比較的にドーピングされていないトラン
ジスタ・チャンネル領域には薄い酸化物３１が成長され
る。同時にトレンチ１２の露出されたポリシリコン２０
上に酸化コーティング３２が成長し、ワード線１６をブ
ラグ２０から絶縁するよう働く。セルの製造は次にポリ
シリコン層を被着し、それをパターン処理して、第１図
と第３図に示されるようなワード１１６を形成すること
により完成する。この代わりに、ポリシリコン・ワード
線を使わずに、金属またはシリサイド・ポリシリコン・
ワード線を用いても良い。

第５図、第６ａ〜第６ｂ図、第７図では本発明の他の実
施例は、トレンチ１２、キャパシタ領域１８、絶縁チャ
ンネル・ストップ２２に対しては同じ構造を用いるが、
配線の違うビット線とワード線を有する。即ち、ビット
線３５はトレンチ１２に垂直に、表面に沿って延びる金
属線であり、これらのビット線は酸化物１５を介してＮ
＋ドレイン領域へと、金属からシリコンへのコンタクト
３６を設ける。この実施例におけるワード線はトレンチ
側壁上のフィラメント３３であり、実際にトレンチの中
でトレンチ１２に平行して延びる。

これらのワード線フィラメント３３の電気抵抗を減らす
ために、これらは二つのＩ’Ｗ３３ａと３３ｔ）から形
成されることが望ましい。ｌＷ３３ａは多結晶シリコン
であり、望ましいトランジスタ・ゲート特性を提供し、
一方層３３ｂはシリサイドか金属であり、抵抗を減らす
。第６ｂ図の断面図に示されるように、Ｐ十領ｔｉｔ３
４がトレンチ１２の側壁に拡散され、セル問の領域でワ
ード線３３による寄生トランジスタ作用を防ぐ。ここで
はビット線はトレンチ１２に平行ではなく直角に延びる
ので、トランジスタのドレイン領域１４はビット線を形
成するよう列全体に沿って延びるのではなく、別々の領
域に分割される。第５図乃至第７図の実施例では、第１
図乃至第３図の実施例のように二個づつではなく、各セ
ルに対してトランジスター個とキャバシター個のみが設
けられる。従ってセル密度は第５図乃至第７図の実施例
の方が高いが、より大きなアルファ粒子免疫の利点は得
られない。

第５図乃至第７図のセル・アレイの形成工程は、第４ａ
図〜第４ｂ図のものとまったく類似しているが、ワード
線３３は被肴技術と、それに続くコーティングされた側
壁は残すが平坦な表面の物質は取除く異方性エッヂング
により形成ざれる。

第８図に示される本発明のまた別な実施例では、構成は
第１図乃至第３図のものとほぼ同じであるが、一つの大
きな例外がある。ビット線１４はそれぞれ二つのビット
線１４ａと１４ｂに分割されており、よって各セルには
トランジスタ１０が一個とキャパシタ１１が一個のみあ
る。分割されたビット線を形成する工程は第９ａ図〜第
９ｂ図に示される。側壁フィラメント４１はビット線と
なるべき所の分割が行われるべき所の上に形成され、次
にダミー物質４２と他の（使用されない）側壁４３がマ
スク・エッチングにより取除かれる。フォトレジスト作
用と共に、フィラメント４１がヒ素注入をマスクするの
に用いられ、次にシリサイド作用が続き、Ｎ十領域１４
ａと１４ｂ、及びその上のシリサイド領域４４ａと４４
ｂを合む第９ｂ図に示されるような構造を残す。その後
フィラメント４１はエッチングにより取除かれ、シリサ
イド４４ａと４４ｂはエッチ・ストップとして用いられ
、絶縁のためビット線の１１に小さなトレンチ４５をエ
ッチングする。

また別な実７ｌＩ！例ではセルはトレンチ間の隆起部の
上ではなく、ビラーに形成され得る。これは一般的に第
４ｂ図のブリッジ２７の位置で、トレンチ１２に垂直な
別の組のトレンチをエッチングし、酸化物を被着して満
たし、セルの間にもつと絶縁を提供することにより達成
される。

本発明を実施例に関して説明してきたが、この説明は限
定的な意味で理解されるべきではない。

この説明を参考にすれば、本発明の他の実施例や説明さ
れた実施例の様々な変形は当業者には明白であろう。よ
って特許請求の範囲は、発明の範囲内におけるいかなる
修正や変更も含むのもとする。

以上の説明に関連して更に以下の項を開示する。

（１）半導体基体面上に少なくとも一つの記憶キャパシ
タと、少なくとも一つのアクセス・トランジスタが形成
された型のダイナミック・ランダム・アクセス・メモリ
・セルにおいて、 前記半導体基体面中に延びる一対の平行なトレンチを含
み、前記トレンチ間に（よ半導体領域が形成され、 前記平行なトレンチ間の前記半導体領域の上部に形成ざ
れた、多■にドーピングされた］・ランジスタのドレイ
ン領域を含み、 前記トレンチの低部を満たし、また前記平行なトレンチ
間の前記半導体領域の側壁からキャパシタＩＩ体により
絶縁される導電性物質を含み、一対の分離したキャパシ
タ領域を含み、それぞれは前記平行なトレンチ間の前記
半導体領域の各側壁の低部に形成され、キャパシタ領域
は前記基体のドーピングとは違う不純物でドーピングさ
れ、前記各キャパシタ領域は前記側壁のチャンネル領域
により前記トレイン領域から隔てられ、各キャパシタ領
域は前記面に沿って他のセルの他のキャパシタから電気
的に絶縁され、また、 トランジスタ・ゲート酸化物により而記各チャンネル領
域から分離されるゲートを含むダイナミック・ランダム
・アクセス・メモリ・セル。

（２）　（１）項に記載した装置において、前記基体は
シリコンであり、前記導電性物質は多結晶シリコンであ
る。

（３）　（１）項に記載した装置において、前記基体は
Ｐ形シリコンであり、前記多川にドーピングされた領域
はＮ十であり、また前記キャパシタ領域はＮ形である。

（４）　（１）項に記載した装買において、前記トレン
チのそれぞれの底にあるフィールド酸化物とチャンネル
・ストップは、前記セルの前記キャパシ夕領域を隣接す
るセルのキャパシタ領域から絶縁１る。

（５）　（１）項に記載した装置において、前記ゼルは
前記ドレイン領域に接続される二つのアクセス・トラン
ジスタと、前記各アクセス・トランジスタに接続される
記憶キャパシタを持つ。

（６）　（５）項に記載した装置において、前記セルの
前記二つのアクセス・トランジスタの前記ゲートは、前
記面に沿って延びるワード線の部分であり、前記ワード
線はその様なセルの行にある全てのトランジスタのゲー
トを形成する。

（７）　（６）項に記載した￥ＩＣ置において、各トレ
ンチの前記導電性物質は、ヒルの列に沿って延びるスト
リップ状の電界極板の部分であり、［また接地された電
界極板として機能し］、隣接するゼルのキ１・バシタ領
域を互いに絶縁する。

（８）　（１）　ｒｎに記載した装置において、前記半
導体領域は自立形のビラーである。

（９）　（１１項に記載した装置において、前記少なく
とも一つのアクセス・トランジスタはそれぞれ、前記半
導体領域の側壁に形成された前記ゲートを有する。

（１０）ダイナミック・ランダム・アクセス・メモリ・
セルは、半導体バー（１３）表面にエッヂングされたト
レンチ（１２）の側壁の片側のみにおいて形成された、
記憶キ１７バシタ（１１）とアクセス・トランジスタ（
１０）を有する。記憶キャパシタ（１１）はトレンチ（
１２）の側壁を記憶ノード（１８）として用い、またポ
リシリコン・ブラグ（２０）を共通のノードとして用い
る。

このポリシリコン・プラグ（２０）は、同様なセルの列
のトレンチ（１２）表面に沿って延びる極板の部分であ
り、トレンチ《１２》に沿ってキャパシタ（１１）の間
に電界極板型の絶縁を設ける。

アクセス・トランジスタのチャンネルはトレンチ（１２
）の片側側壁の上部に形成され、キャパシタ記憶ノード
（１８）の上端をトランジスタ（１０）のソース領Ｉｊ
ａ．（１９）として用い、頂部表面に埋込みＮ＋ドレイ
ン領域（１４）を有する。側壁で向かい合うキャパシタ
（１１）ｍ域は互いに絶縁され、よってビットにつき二
つのセルを持つアレイが設番ノられアルファ粒子免疫を
改良し、また行につぎ二つのワード線（１６）を用いる
ことによりクロスポイント・アレイを可能にし、高密度
を提供する。

【図面の簡単な説明】

第１図は本発明の一実施例に従い構成された、ダイナミ
ック・メモリ・セル・アレイの小さな部分の平面図であ
る。 第２ａ図〜第２ｄ図は第１図の線ａ−ａ，ｂ一ｂ，ｃ−
ｃ，ｄ−ｄに沿った、第１図のセル・ア的な略式な線図
である。 第４ａ図〜第４ｄ図は第２ａ図のような、第１図乃至第
３図のセルの様々な製造段階における断面図である。 第５図は第１図のような平面図であり、本発明の伯の実
ｍ例を示す。 第６ａ図〜第６ｄ図は、第５図の実施例の断面イの電気
的な略式な絵図を示す。 第８図は本発明の他の実施例による、第１乃至３図のセ
ル・アレイの小さな部分の断面立面図である。 第９ａ図及び第９ｂ図は第８図のように、様々な製造段
階を示す。 主な符号の説明 １０：アクセス・トランジスタ １１：記憶キャパシタ １　２　：　ｌ−レンチ １３：シリコン・バー １４．３５：ビッ１一線 １６：ワード線 ２０：ボリシリコン・プラグ ２１：熱酸化物層 ２２：チャンネル・ストップ ２７：酸化物ブリッジ ２８：酸化物プラグ ２９：キャパシタ誘電体 ３０：ポリシリコン ３１ニトランジスタ・ゲート酸化物 ３６：コンタクト

Claims (1)

【特許請求の範囲】
1. （１）半導体基体面上に少なくとも一つの記憶キャパシ
   タと、少なくとも一つのアクセス・トランジスタが形成
   された型のダイナミック・ランダム・アクセス・メモリ
   ・セルにおいて、 前記半導体基体面中に延びる一対の平行なトレンチを含
   み、前記トレンチ間には半導体領域が形成され、 前記平行なトレンチ間の前記半導体領域の上部に形成さ
   れた、多量にドーピングされたトランジスタのドレイン
   領域を含み、 前記トレンチの低部を満たし、また前記平行なトレンチ
   間の前記半導体領域の側壁からキャパシタ誘電体により
   絶縁される導電性物質を含み、一対の分離したキャパシ
   タ領域を含み、それぞれは前記平行なトレンチ間の前記
   半導体領域の各側壁の低部に形成され、キャパシタ領域
   は前記基体のドーピングとは違う不純物でドーピングさ
   れ、前記各キャパシタ領域は前記側壁のチャンネル領域
   により前記ドレイン領域から隔てられ、各キャパシタ領
   域は前記面に沿って他のセルの他のキャパシタから電気
   的に絶縁され、また、 トランジスタ・ゲート酸化物により前記各チャンネル領
   域から分離されるゲートを含むダイナミック・ランダム
   ・アクセス・メモリ・セル。