JPS5840343B2 - Ｍｏｓｆｅｔ・ｒａｍ素子の製造方法 - Google Patents
Ｍｏｓｆｅｔ・ｒａｍ素子の製造方法Info
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- JPS5840343B2 JPS5840343B2 JP55019308A JP1930880A JPS5840343B2 JP S5840343 B2 JPS5840343 B2 JP S5840343B2 JP 55019308 A JP55019308 A JP 55019308A JP 1930880 A JP1930880 A JP 1930880A JP S5840343 B2 JPS5840343 B2 JP S5840343B2
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Description
【発明の詳細な説明】
本発明は一般的にＭＯ８ＦＥＴ素子に係り、更に具体的
に云えば、ランダム・アクセス・メモリ（ＲＡＭ）素子
構造体に用いられ得る、誘電体分離された高密度のＭＯ
８ＦＥＴ素子に係る。
に云えば、ランダム・アクセス・メモリ（ＲＡＭ）素子
構造体に用いられ得る、誘電体分離された高密度のＭＯ
８ＦＥＴ素子に係る。
従来技術に於て、本出願所有の米国特許第４０１７８８
３号の明細書は、半導体基体中にその平坦な表面に沿っ
て３つの隣接する領域に分けられて形成されている電荷
結合型ＲＡＭセルについて記載している。
３号の明細書は、半導体基体中にその平坦な表面に沿っ
て３つの隣接する領域に分けられて形成されている電荷
結合型ＲＡＭセルについて記載している。
その第１領域は不純物を拡散されており、電荷キャリア
のためのソース及びドレインとして交互に働く。
のためのソース及びドレインとして交互に働く。
第２即ちゲート領域は拡散又はイオン注入により導入さ
れた不純物によって決定された閾値電圧を有している。
れた不純物によって決定された閾値電圧を有している。
第３即ち記憶領域はゲート領域よりも低い閾値電圧を有
している。
している。
単一の金属電極が第２領域及び第３領域上に延びている
。
。
米国特許第３９７５２２１号の明細書はＶ形の溝を用い
たＶＭＯＳ Ｆ Ｅ Ｔについて記載しており、このト
ランジスタは表面拡散されたドレイン領域及び共通基板
に於けるソース領域を有している。
たＶＭＯＳ Ｆ Ｅ Ｔについて記載しており、このト
ランジスタは表面拡散されたドレイン領域及び共通基板
に於けるソース領域を有している。
ドレイン領域とソース領域との間に、高濃度にドープさ
れたベース層及び低濃度にドープされた空間電荷領域が
設けられている。
れたベース層及び低濃度にドープされた空間電荷領域が
設けられている。
ゲートは■形溝の傾斜した表面上に形成され、その溝は
トランジスタ中に基板迄延びて上記ベース層をゲート構
造体に曝している。
トランジスタ中に基板迄延びて上記ベース層をゲート構
造体に曝している。
ゲートはその■形溝中に２酸化シリコン絶縁体層及びゲ
ート導体層によって形成されている。
ート導体層によって形成されている。
適当なリード線がゲート導体層及びドレイン電極に接触
している。
している。
米国特許第３４１２２９７号、第４００３１２６号、第
４０８４１７５号、及び第４１１６７２０号の明細書：
１９７７ Ｉ ＥＥＥ Ｉｎｔｅｒｎａｔ １ｏｎ
ａｌＳｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃ
ｏｎｆｅｒｅｎｃｅ。
４０８４１７５号、及び第４１１６７２０号の明細書：
１９７７ Ｉ ＥＥＥ Ｉｎｔｅｒｎａｔ １ｏｎ
ａｌＳｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃ
ｏｎｆｅｒｅｎｃｅ。
Ｄ ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ１第７４頁、第７５頁及び第２３９頁に於けるＴ、
Ｊ。
ｒｓ１第７４頁、第７５頁及び第２３９頁に於けるＴ、
Ｊ。
Ｒｏｄｇｅｒｓによる”ＶＭＯ８ＭｅｍｏｒｙＴ ｅｃ
ｈｎｏ ｌｏｇｙ ” と題する論文；並びにＩ Ｅ
ＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ。
ｈｎｏ ｌｏｇｙ ” と題する論文；並びにＩ Ｅ
ＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ。
１９７７年６月、第７７１頁乃至第７７３頁に於けるＦ
、 Ｅ、 Ｈｏｌｍｅｓによる”ＡＶＭＯ８−Ｂｉｐｏ
ｌａｒ Ｃｏｍｐａｔｉｂｌｅ Ｔｅｃｈｎｏｌｏ
ｇｙ ｆｏｒＨｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ａ
ｎａｌｏｇ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ”
と題する論文は、ＶＭＯ８ＦＥＴ構造体の変形及びその
様な構造体の製造方法について記載している。
、 Ｅ、 Ｈｏｌｍｅｓによる”ＡＶＭＯ８−Ｂｉｐｏ
ｌａｒ Ｃｏｍｐａｔｉｂｌｅ Ｔｅｃｈｎｏｌｏ
ｇｙ ｆｏｒＨｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ａ
ｎａｌｏｇ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ”
と題する論文は、ＶＭＯ８ＦＥＴ構造体の変形及びその
様な構造体の製造方法について記載している。
■形溝はシリコンの異方性食刻によって形成される。
その方向性を有する食刻は、シリコンの＜１００＞面を
＜１１１＞面よりも相当に速い速度で食刻して、鋭いの
み形の■形溝の形状寸法を生せしめる。
＜１１１＞面よりも相当に速い速度で食刻して、鋭いの
み形の■形溝の形状寸法を生せしめる。
上記のＲｏｄｇｅ ｒ ｓによる論文は、ＶＭＯＳセル
の記憶ノードが埋込まれたＮ十型拡散領域である、ＶＭ
ＯＳランダム・アクセス記憶セルについて記載している
。
の記憶ノードが埋込まれたＮ十型拡散領域である、ＶＭ
ＯＳランダム・アクセス記憶セルについて記載している
。
該論文の第１図に示されている如く、各セルに於て、■
形溝が埋込まれたＮ十型記憶ノードの上部に食刻されて
いる。
形溝が埋込まれたＮ十型記憶ノードの上部に食刻されて
いる。
■形溝の４つのすべての側壁が読取又は書込動作中に導
通する。
通する。
その結果、チャンネル幅とチャンネル長との比が極めて
大きくなり、又はＶＭＯ８素子のターン・オン・インピ
ーダンスが極めて小さくなる。
大きくなり、又はＶＭＯ８素子のターン・オン・インピ
ーダンスが極めて小さくなる。
ＲＡＭ素子に於ては、アクセス時間の遅延の殆んどは周
辺回路によるものである。
辺回路によるものである。
メモリ配列体に於ける遅延は電荷転送比に大きく依存す
る。
る。
ＶＭＯＳセルは、■形溝を拡大すれば配列体の密度が相
当に低下するため、貯蔵される電荷と配列体の密度との
間でバランスをとる必要がある。
当に低下するため、貯蔵される電荷と配列体の密度との
間でバランスをとる必要がある。
本出願人所有の米国特許第４１０４０８６号の明細書は
、反応性イオン食刻によりＵ形の溝を単結晶シリコン中
に形成する方法について記載している。
、反応性イオン食刻によりＵ形の溝を単結晶シリコン中
に形成する方法について記載している。
それらの溝の形状は、好ましくは垂直線から約２乃至２
０度の僅かな傾斜を有する様に形作られ得る。
０度の僅かな傾斜を有する様に形作られ得る。
この特許明細書は、多数の単結晶シリコン領域のための
誘電体分離領域のパターンを設けるために、上記溝を２
酸化シリコンの如き誘電体分離材料で充填することにつ
いて記載している。
誘電体分離領域のパターンを設けるために、上記溝を２
酸化シリコンの如き誘電体分離材料で充填することにつ
いて記載している。
本発明による方法に従って、複数の垂直な又は垂直線か
ら僅かに傾斜したＵ形溝を有する、相互に誘電体分離さ
れたＭＯＳＦＥＴの高密度のマトリックスが達成される
。
ら僅かに傾斜したＵ形溝を有する、相互に誘電体分離さ
れたＭＯＳＦＥＴの高密度のマトリックスが達成される
。
この様な構造に於ては、反転電荷貯蔵領域は主に溝の深
さによって決定される。
さによって決定される。
その様な単一電極のＵ形ＭＯ８−ＲＡＭ素子構造体の密
度は、単一電極のＶＭＯ８−ＲＡＭ素子構造体よりも相
当に高い。
度は、単一電極のＶＭＯ８−ＲＡＭ素子構造体よりも相
当に高い。
本発明による方法に従って形成された単一の導通側壁を
有する縦方向ＭＯ８ＦＥＴ−ＲＡＭに於ては、溝の４つ
の側壁の中の１つだけが導通する。
有する縦方向ＭＯ８ＦＥＴ−ＲＡＭに於ては、溝の４つ
の側壁の中の１つだけが導通する。
このＲＡＭは、前述のＲｏｄｇｅ ｒ ｓによる米国特
許第３９７５２２１号明細書及び論文に示されている型
のＶＭＯＳメモリの約半分の寸法を有し、半分の記憶領
域及び半分のビット線拡散領域を有している。
許第３９７５２２１号明細書及び論文に示されている型
のＶＭＯＳメモリの約半分の寸法を有し、半分の記憶領
域及び半分のビット線拡散領域を有している。
本発明による方法に従って形成された改良された構造体
の密度はそのＶＭＯ８型素子構造体の密度の約２倍であ
り、記憶容量とビット線容量との比は略同−である。
の密度はそのＶＭＯ８型素子構造体の密度の約２倍であ
り、記憶容量とビット線容量との比は略同−である。
更に、１ビツトの記憶当りの薄い２酸化シリコン・ゲー
ト絶縁体層の領域が４分の１に減少されて、より良好な
信頼性が達成される。
ト絶縁体層の領域が４分の１に減少されて、より良好な
信頼性が達成される。
相互に誘電体分離された高密度のＭＯ８ＦＥＴ素子のマ
トリックスを形成するための本発明による方法は反応性
イオン食刻技術を用いている。
トリックスを形成するための本発明による方法は反応性
イオン食刻技術を用いている。
反応性イオン食刻技術は、ＶＭＯ８の製造方法に於て用
いられている異方性食刻よりも相当に有利である。
いられている異方性食刻よりも相当に有利である。
ＶＭＯ８の製造方法に於ては、より多くの記憶領域を得
るためには、より多くの領域を用いる必要がある。
るためには、より多くの領域を用いる必要がある。
より高い密度を得るためには、極めて薄いエピタキシャ
ル層が必要とされる。
ル層が必要とされる。
これは、セル領域が溝の深さによって決定され、溝の深
さはエピタキシャル層の厚さによって決定されるためで
ある。
さはエピタキシャル層の厚さによって決定されるためで
ある。
例えば、厚さ１μ扉のエピタキシャル層の場合には、溝
の領域は少くとも３μ扉×３μ瓶になる。
の領域は少くとも３μ扉×３μ瓶になる。
これは、■形が＜１００＞シリコンの異方性食刻に依存
するためである。
するためである。
上記の反応性イオン食刻方法は食刻されている単結晶シ
リコンの結晶方向に依存せず、Ｕ形溝の深さは所望の任
意の深さでよい。
リコンの結晶方向に依存せず、Ｕ形溝の深さは所望の任
意の深さでよい。
高密度のＭＯ８ＦＥＴ素子のマトリックスを形成するた
めの本発明による一つの方法は、Ｐ−型単結晶シリコン
基板と、上記基板上のＰ型層と、上記Ｐ型層上のＮ生型
層とから成る基体を設けることを含む。
めの本発明による一つの方法は、Ｐ−型単結晶シリコン
基板と、上記基板上のＰ型層と、上記Ｐ型層上のＮ生型
層とから成る基体を設けることを含む。
誘電体分離領域を要する領域に於て上記各層を経て上記
Ｐ型基板中に延びるＵ形の第１開孔が反応性イオン食刻
により上記基体中に形成される。
Ｐ型基板中に延びるＵ形の第１開孔が反応性イオン食刻
により上記基体中に形成される。
それらの第１開孔は２酸化シリコン又は同種の材料で完
全に充填される。
全に充填される。
更に他の領域に於て、上記各層を経て上記基板中に延び
るＵ形の第２開札が反応性イオン食刻により形成される
。
るＵ形の第２開札が反応性イオン食刻により形成される
。
これらの第２開孔は各単結晶シリコン領域中に上記誘電
体分離領域と離隔して形成される。
体分離領域と離隔して形成される。
これらの開孔内の表面上に所望のゲート誘電体層を形成
するために、基体が酸素の雰囲気に対して曝される。
するために、基体が酸素の雰囲気に対して曝される。
各開孔内の残されている空間が金属又は導電性多結晶シ
リコン材料で充填される。
リコン材料で充填される。
Ｎ０８ＦＥＴ領域に於ける２酸化シリコン層はゲート酸
化物であり、ゲートに於ける開孔を充填している金属層
又は多結晶シリコン層はゲート電極であり、ソース及び
ドレイン領域は誘電体分離領域とＭＯＳゲート領域との
間のＮ生型領域中に限定されている。
化物であり、ゲートに於ける開孔を充填している金属層
又は多結晶シリコン層はゲート電極であり、ソース及び
ドレイン領域は誘電体分離領域とＭＯＳゲート領域との
間のＮ生型領域中に限定されている。
Ｕ形ＭＯ８ＦＥＴ素子を特徴付ける、単一側壁のＭＯＳ
ＦＥＴ−ＲＡＭ素子構造体を形成するための本発明によ
るもう１つの方法に於ては、Ｐ型単結晶シリコン基板と
、上記基板上の第１Ｎ＋型層と、上記第１Ｎ＋型層上の
Ｐ型層と、上記Ｐ型層上の第２Ｎ＋型層とから成る基体
が設けられる。
ＦＥＴ−ＲＡＭ素子構造体を形成するための本発明によ
るもう１つの方法に於ては、Ｐ型単結晶シリコン基板と
、上記基板上の第１Ｎ＋型層と、上記第１Ｎ＋型層上の
Ｐ型層と、上記Ｐ型層上の第２Ｎ＋型層とから成る基体
が設けられる。
Ｐ型基板中に延びる実質的にＵ形の第１開孔のパターン
が反応性イオン食刻技術により上記基体中に形成される
。
が反応性イオン食刻技術により上記基体中に形成される
。
この開孔パターンが２酸化シリコンの如き絶縁材料で充
填される。
填される。
Ｎ生型にドープされた多結晶シリコンの導体層がこのシ
リコン基体の裸の表面上に付着される。
リコン基体の裸の表面上に付着される。
２酸化シリコン層で充填された第１開孔上のＮ生型にド
ープされた多結晶シリコン層中に開孔が形成される。
ープされた多結晶シリコン層中に開孔が形成される。
それから、２酸化シリコン層が、例えば熱酸化により、
上記Ｎ生型にドープされた多結晶シリコン層上に成長さ
れる。
上記Ｎ生型にドープされた多結晶シリコン層上に成長さ
れる。
更に、上記Ｐ型基板上の各層を経て該Ｐ型基板中に達し
て各単結晶シリコン領域を実質的に２分する実質的にＵ
形の第２開孔が反応性イオン食刻により形成される。
て各単結晶シリコン領域を実質的に２分する実質的にＵ
形の第２開孔が反応性イオン食刻により形成される。
これらの第２開孔内の表面上に２酸化シリコン・ゲート
絶縁体層が適当な雰囲気中に於て熱酸化することにより
成長される。
絶縁体層が適当な雰囲気中に於て熱酸化することにより
成長される。
上記第２開孔内の上記２酸化シリコン・ゲート絶縁体層
上に、それらの第２開孔が充填されそして基体表面が覆
われる迄、導電性を有する様にドープされた多結晶シリ
コン層が付着される。
上に、それらの第２開孔が充填されそして基体表面が覆
われる迄、導電性を有する様にドープされた多結晶シリ
コン層が付着される。
基体表面上の導電性を有する様にドープされた多結晶シ
リコンは、ＲＡＭ素子のワード線を形成するために、適
当なパターンに食刻される。
リコンは、ＲＡＭ素子のワード線を形成するために、適
当なパターンに食刻される。
次に、図面を参照して、本発明による方法をその好実施
例について更に詳細に説明する。
例について更に詳細に説明する。
第１図乃至第６図は高度のＭＯ８ＦＥＴ素子構造体のマ
トリックスを形成するための本発明による１つの方法を
示している。
トリックスを形成するための本発明による１つの方法を
示している。
第１図に示されている構造体は、説明のためＰ−型とし
て示されている単結晶シリコン基板１０、該基板１０上
のＰ型層１２、及び該Ｐ型層１２上のＮ生型層１４を含
む。
て示されている単結晶シリコン基板１０、該基板１０上
のＰ型層１２、及び該Ｐ型層１２上のＮ生型層１４を含
む。
本発明による方法に於て、基板１０、層１２、及び層１
４のすべて又は幾つかは示された導電型と反対の導電型
を有し得る。
４のすべて又は幾つかは示された導電型と反対の導電型
を有し得る。
この構造体は種々の技術によって製造され得るが、好ま
しい技術に於ては、１×１０１４乃至Ｉ Ｘ １０１５
原子／ｃｃのドパント濃度及び１００乃至２５Ω鼾の導
電率を有する＜１００＞結晶方向のＰ−型単結晶シリコ
ン基板１０が設けられる。
しい技術に於ては、１×１０１４乃至Ｉ Ｘ １０１５
原子／ｃｃのドパント濃度及び１００乃至２５Ω鼾の導
電率を有する＜１００＞結晶方向のＰ−型単結晶シリコ
ン基板１０が設けられる。
Ｐ型層１２が好ましくはエピタキシャル成長によって基
板１０上に成長される。
板１０上に成長される。
これは、５ｉＣ１４／Ｈ２又はＳｉＨ４／Ｈ２の混合物
を用いる如き従来の技術によって約１０００乃至１２０
０℃の成長温度で行われ得る。
を用いる如き従来の技術によって約１０００乃至１２０
０℃の成長温度で行われ得る。
Ｐ型層１２は、典型的には約０．５乃至５μｍの厚さ、
好ましくは２μｍの厚さを有し得る。
好ましくは２μｍの厚さを有し得る。
層１２は好ましくはｌＸｌ０Ｉ’乃至１×１０１７原子
／ ｃｃのドパント濃度及び２乃至０．２２ｃｍの導電
率を有する。
／ ｃｃのドパント濃度及び２乃至０．２２ｃｍの導電
率を有する。
Ｎ＋型層１４はＰ型層１２の場合と同様なエピタキシャ
ル成長技術によって形成され得るが、この場合には反対
導電型のドパント材料が用いられる。
ル成長技術によって形成され得るが、この場合には反対
導電型のドパント材料が用いられる。
しかしながら、Ｎ生型層１４は前の工程で成長されたＰ
型エピタキシャル層中に全面拡散又はイオン注入を行う
ことにより形成されることが好ましい。
型エピタキシャル層中に全面拡散又はイオン注入を行う
ことにより形成されることが好ましい。
次に、第１図に示されている構造体に反応性イオン食刻
方法が施される。
方法が施される。
この方法については、本出願人による特願昭５１−７９
９９５号及び前述の本出願人所有の米国特許第４１０４
０８６号の明細書に於て更に詳細に記載されている。
９９５号及び前述の本出願人所有の米国特許第４１０４
０８６号の明細書に於て更に詳細に記載されている。
簡単に云えば、その方法は、従来技術により層１４の表
面上に付着された、２酸化シリコン層から成り得るマス
ク層（図示せず）又は２酸化シリコン層或は窒化シリコ
ン層を含むマスク層の組合せを形成することを含む。
面上に付着された、２酸化シリコン層から成り得るマス
ク層（図示せず）又は２酸化シリコン層或は窒化シリコ
ン層を含むマスク層の組合せを形成することを含む。
Ｕ形の第１の開孔が必要とされる領域に於て、上記マス
ク層中に開孔が形成される。
ク層中に開孔が形成される。
上記特願５１−７９９９５号及び米国特許第４１０４０
８６号の明細書に記載されている如く、例えば塩素の種
を含むことにより反応性にされた高周波誘導プラズマが
用いられる。
８６号の明細書に記載されている如く、例えば塩素の種
を含むことにより反応性にされた高周波誘導プラズマが
用いられる。
高周波グロー放電装置については、上記特願明細書に詳
細に記載されている。
細に記載されている。
反応性イオン食刻又はプラズマの雰囲気は、アルゴンの
如き不活性ガスと塩素の種との組合せであることが好ま
しい。
如き不活性ガスと塩素の種との組合せであることが好ま
しい。
高周波電源から約０．１乃至０．７５ワツト／ｃＩＦ！
Ｌのオーダーの適当な電力を加えることにより、シリコ
ンの反応性イオン食刻動作を毎分約０．０２乃至Ｏ，Ｏ
Ｓμｍの速度で行わせるに充分な電力密度が生じる。
Ｌのオーダーの適当な電力を加えることにより、シリコ
ンの反応性イオン食刻動作を毎分約０．０２乃至Ｏ，Ｏ
Ｓμｍの速度で行わせるに充分な電力密度が生じる。
この食刻の所望の結果が第２図に示されており、少くと
も部分的にＰ−型基板１０中に延びる実質的にＵ形の第
１開孔又は溝１６が示されている。
も部分的にＰ−型基板１０中に延びる実質的にＵ形の第
１開孔又は溝１６が示されている。
それらの第１開孔又は溝１６は、上記米国特許第４１０
４０８６号明細書に記載されている如く、垂直線から約
２乃至２０度以上傾斜していることが重要である。
４０８６号明細書に記載されている如く、垂直線から約
２乃至２０度以上傾斜していることが重要である。
それは、後にそれらの溝の充填のために付着が行われる
とき、溝の上部付近に於て溝の底部よりも僅かに厚い付
着が生じるためである。
とき、溝の上部付近に於て溝の底部よりも僅かに厚い付
着が生じるためである。
この方法に於ける次の工程は、誘電体分離領域１８を設
けるために、開孔１６を誘電体材料で充填することであ
る。
けるために、開孔１６を誘電体材料で充填することであ
る。
その充填方法は、簡単には、例えば９７０℃の湿った酸
素であり得る酸化雰囲気に対して基体を曝すことにより
開孔を熱酸化することによって行われ得る。
素であり得る酸化雰囲気に対して基体を曝すことにより
開孔を熱酸化することによって行われ得る。
この様な雰囲気中に於て１７時間の間熱酸化されること
により、幅２１Ｌ７ｒＬの開孔が充填され得る。
により、幅２１Ｌ７ｒＬの開孔が充填され得る。
又は、開孔を２酸化シリコン、窒化シリコン、酸化アル
ミニウム、又はそれらの組合せから成る誘電体材料で充
填するために、化学的付着が用いられ得る。
ミニウム、又はそれらの組合せから成る誘電体材料で充
填するために、化学的付着が用いられ得る。
この方法は、典型的には、２酸化シリコンを形成するた
め約８００℃の成長温度に於て行われるＮ２０ 、 Ｓ
１）（４、及びＮ２のガス混合物の化学的気相付着で
ある。
め約８００℃の成長温度に於て行われるＮ２０ 、 Ｓ
１）（４、及びＮ２のガス混合物の化学的気相付着で
ある。
熱成長された２酸化シリコン層はシリコン表面に化学的
に気相付着された２酸化シリコンよりも優れた誘電体特
性を有するため、熱成長された誘電体と化学的に気相付
着された誘電体との組合せを用いることが好ましい場合
もある。
に気相付着された２酸化シリコンよりも優れた誘電体特
性を有するため、熱成長された誘電体と化学的に気相付
着された誘電体との組合せを用いることが好ましい場合
もある。
この熱成長又は化学的気相付着の間に、誘電体表面層２
０も形成される。
０も形成される。
次に、第３図に示されている如く、誘電体表面層２０、
層１４、及び層１２を経て基板１０中に延びる反応性イ
オン食刻された実質的にＵ形の第２開孔又は溝２２が形
成される。
層１４、及び層１２を経て基板１０中に延びる反応性イ
オン食刻された実質的にＵ形の第２開孔又は溝２２が形
成される。
反応性イオン食刻されたＵ形の第２開孔２２は前述の特
願昭５１−７９９９５号及び米国特許第４１０４０８６
号の明細書に記載されている如き方法によって形成され
る。
願昭５１−７９９９５号及び米国特許第４１０４０８６
号の明細書に記載されている如き方法によって形成され
る。
シリコンのための塩素の種を含む好ましい食刻液は誘電
体表面層即ち２酸化シリコン層２０を単結晶シリコンよ
りも遅く食刻する。
体表面層即ち２酸化シリコン層２０を単結晶シリコンよ
りも遅く食刻する。
所望ならば、２酸化シリコン層２０を食刻するためにフ
ォトレジスト・マスク（図示せず）及び化学的食刻を用
い、それから２酸化シリコン層２０をマスクとして用い
てシリコンを反応性イオン食刻することも出来る。
ォトレジスト・マスク（図示せず）及び化学的食刻を用
い、それから２酸化シリコン層２０をマスクとして用い
てシリコンを反応性イオン食刻することも出来る。
その結果、垂直線から僅かに傾斜した、好ましくは２乃
至１０度傾斜した、実質的にＵ形の第２開孔が形成され
る。
至１０度傾斜した、実質的にＵ形の第２開孔が形成され
る。
誘電体分離領域１８の間の各単結晶シリコン領域は第２
開孔２２によって実質的に２分される。
開孔２２によって実質的に２分される。
それらの第２開孔２２内の表面上にゲート誘電体層２４
を形成するために、基体が９７０℃の酸素及び／若しく
は蒸気であり得る酸化雰囲気に対して曝される。
を形成するために、基体が９７０℃の酸素及び／若しく
は蒸気であり得る酸化雰囲気に対して曝される。
この熱酸化技術は、形成される製品のＭＯＳ ＦＥＴ素
子のための所望の厚さの誘電体層を極めて正確に形成す
る。
子のための所望の厚さの誘電体層を極めて正確に形成す
る。
その酸化によって、誘電体表面層２０の厚さも僅かに増
加する。
加する。
第４図は、本発明による１つの方法に従って形成された
構造体を示している。
構造体を示している。
第４図に示されている構造体を形成するためには、ゲー
ト誘電体層即ち２酸化シリコン層２４で被覆された第２
開孔２２中に、ドープされた多結晶シリコン層２６を付
着することが必要である。
ト誘電体層即ち２酸化シリコン層２４で被覆された第２
開孔２２中に、ドープされた多結晶シリコン層２６を付
着することが必要である。
ドープされた多結晶シリコン層は典型的にはＳｉＨ４，
Ｎ２、及びＰＨ３の如きドパント材料を用いた化学的気
相付着によって付着される。
Ｎ２、及びＰＨ３の如きドパント材料を用いた化学的気
相付着によって付着される。
又は、化学的気相付着は、処理中により低い温度が用い
られ得る反応性プラズマをその付着に於て用いてもよい
。
られ得る反応性プラズマをその付着に於て用いてもよい
。
ドパントは好ましくはＮ生型であり、そのドープされた
多結晶シリコン層は基体の全表面を覆う。
多結晶シリコン層は基体の全表面を覆う。
ドープされた多結晶シリコン表面層２８中に所望のワー
ド線のパターンを限定するためにフオＩ−ＩＪソグラフ
イ技術が用いられる。
ド線のパターンを限定するためにフオＩ−ＩＪソグラフ
イ技術が用いられる。
ワード線はＲＡＭ集積回路に於ける種々のＭＯ８ＦＥＴ
素子を適当に接続する。
素子を適当に接続する。
Ｎ十型領域３０はＲＡＭセルのためのビット線として働
き得る。
き得る。
ＦＥＴのためのチャンネルはＰ型領域３４である。
ドープされた各結晶シリコン層で充填された第２開孔即
ちドープされた多結晶シリコン層２６はゲート電極であ
る。
ちドープされた多結晶シリコン層２６はゲート電極であ
る。
この１素子型ＭＯ８ＦＥＴ−ＲＡＭセルのキャパシタは
、ゲート誘電体層２４及びゲート電極２６の周囲に於て
Ｐ−型基板１０中に形成された空乏領域２５である。
、ゲート誘電体層２４及びゲート電極２６の周囲に於て
Ｐ−型基板１０中に形成された空乏領域２５である。
第５図は第４図の平面図であり、第４図は第５図の線４
−４に於ける縦断面図である。
−４に於ける縦断面図である。
第４図及び第５図に示されている素子構造体の動作を、
第４図乃至第６図を参照して説明する。
第４図乃至第６図を参照して説明する。
書込動作に於て、ワード線２８に正電圧が加えられて、
チャンネル３４が導通する。
チャンネル３４が導通する。
１１１ ＄１又は２”の書込は各々高レベル又は低レベ
ルに於けるビット線電圧によって決定される。
ルに於けるビット線電圧によって決定される。
これらのレベルは、電荷結合型素子（ＣＣＤ）の動作の
場合と同様に、薄いゲート酸化物即ちゲート誘電体層２
４に隣接してＰ−型基板１０中に形成された電位の井戸
即ちキャパシタ２５に電荷が貯蔵されるか否かを制御す
る。
場合と同様に、薄いゲート酸化物即ちゲート誘電体層２
４に隣接してＰ−型基板１０中に形成された電位の井戸
即ちキャパシタ２５に電荷が貯蔵されるか否かを制御す
る。
書込動作の終りに、ワード線電圧はその静止レベルに低
下して、ビット線がその静止状態に戻る前にチャンネル
をターン・オフさせる。
下して、ビット線がその静止状態に戻る前にチャンネル
をターン・オフさせる。
ワード線の静止電圧はこれらのメモリ・セルの電位の井
戸を維持する様に充分な高さを有すべきである。
戸を維持する様に充分な高さを有すべきである。
読取動作に於ては、ワード線電圧は典型的には零ボルト
に低下する。
に低下する。
表面電位が低下し、始めに電位の井戸に貯蔵された電荷
がビット線へ移動されて、感知される。
がビット線へ移動されて、感知される。
ビット線が正電圧に維持される。
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
５ｔａｔｅＣｉｒｃｕｉｔｓ、 第５Ｃ−１１巻、第
１号、１９７６年２月、第５８頁乃至第６３頁に於ける
Ａ、 Ｆ。
５ｔａｔｅＣｉｒｃｕｉｔｓ、 第５Ｃ−１１巻、第
１号、１９７６年２月、第５８頁乃至第６３頁に於ける
Ａ、 Ｆ。
Ｔａ５ｃｈによる” Ｔｈｅ Ｃｈａｒｇｅ−Ｃｏｕｐ
ｌｅｄＲＡＭ Ｃｅ１ｌ Ｃｏｎｃｅｐｔ”と題する
論文は、上記メモリ・セルの動作について更に詳細に説
明している。
ｌｅｄＲＡＭ Ｃｅ１ｌ Ｃｏｎｃｅｐｔ”と題する
論文は、上記メモリ・セルの動作について更に詳細に説
明している。
読取動作中に成る特定の電位の井戸から電荷が移動され
るとき、電荷が隣接する電位の井戸に漏洩してノイズ・
カップリングの問題を生じることなく、すべての電荷が
各々のビット績に移動されることが重要である。
るとき、電荷が隣接する電位の井戸に漏洩してノイズ・
カップリングの問題を生じることなく、すべての電荷が
各々のビット績に移動されることが重要である。
異なるビット線に関連する隣接する電位の井戸は酸化物
で充填されたＵ形の第１開孔１６即ち誘電体分離領域１
８によって相互に分離されており、従ってノイズ・カッ
プリングの問題が容易に除かれる。
で充填されたＵ形の第１開孔１６即ち誘電体分離領域１
８によって相互に分離されており、従ってノイズ・カッ
プリングの問題が容易に除かれる。
又、必要であれば、同一ビット線上のノイズ・カップリ
ングを除くため、２次元の酸化物分離領域（第４図に図
示せず）を設けることも可能である。
ングを除くため、２次元の酸化物分離領域（第４図に図
示せず）を設けることも可能である。
第７図乃至第１４図は、単一チャンネル側壁のＦＥＴ素
子を有するＭＯＳＦＥＴ−ＲＡＭ素子構造体を形成する
ための本発明によるもう１つの方法を示している。
子を有するＭＯＳＦＥＴ−ＲＡＭ素子構造体を形成する
ための本発明によるもう１つの方法を示している。
このＲＡＭの寸法は従来技術によるＶＭＯ８ＦＥＴ−Ｒ
ＡＭ集積回路の寸法の約半分である。
ＡＭ集積回路の寸法の約半分である。
更に、記憶容量とビット線容量との比は、その寸法の減
少にも拘らず、略同−である。
少にも拘らず、略同−である。
第７図は一連のエピタキシャル及び／若しくは拡散工程
が施された後の構造体を示している。
が施された後の構造体を示している。
この構造体は、任意の適当な結晶方向を有し得るＰ十型
単結晶シリコン基板６０、上記基板６０上の第１Ｎ＋型
層６１．上記Ｎ十型層６１上のＰ型層６２、及び上記Ｐ
型層６２上の第２Ｎ＋型層６３を含む。
単結晶シリコン基板６０、上記基板６０上の第１Ｎ＋型
層６１．上記Ｎ十型層６１上のＰ型層６２、及び上記Ｐ
型層６２上の第２Ｎ＋型層６３を含む。
Ｐ十型基板６０は１×１０１８原子／ｃｃ以上の導電率
を有し得る。
を有し得る。
層６１，６２、及び６３は、既に第１図乃至第６図にお
いて示されている本発明による１つの方法に関して記載
されている如く、従来のエピタキシャル成長によって形
成され得る。
いて示されている本発明による１つの方法に関して記載
されている如く、従来のエピタキシャル成長によって形
成され得る。
又は、それらの一連の層は、エピタキシャル成長及び／
若しくは全面拡散工程の組合せによっても形成され得る
。
若しくは全面拡散工程の組合せによっても形成され得る
。
第１Ｎ＋型層６１は１０２０原子／ｃｃ、 ｐ型層６２
はＩ Ｘ ｌ ０１ａ乃至１×１０１７原子／ｃｃ、そ
して第２Ｎ＋型層６３は１０２０原子／ｃｃの導電率を
有することが好ましい。
はＩ Ｘ ｌ ０１ａ乃至１×１０１７原子／ｃｃ、そ
して第２Ｎ＋型層６３は１０２０原子／ｃｃの導電率を
有することが好ましい。
先に本発明による１つの方法に関して記載された如く、
適当なマスク層のパターンを経てＰ十型基板６０中に延
びる実質的にＵ形の第１開孔のパターンが反応性イオン
食刻方法を用いて基体中に形成される。
適当なマスク層のパターンを経てＰ十型基板６０中に延
びる実質的にＵ形の第１開孔のパターンが反応性イオン
食刻方法を用いて基体中に形成される。
その結果、基板及び該基板上の各層の単結晶シリコン領
域を分離する第１開孔のパターンが形成される。
域を分離する第１開孔のパターンが形成される。
そこから、この第１開孔のパターンが２酸化シリコン、
窒化シリコン、３酸化アルミニウム、及びそれらの組合
せの如き誘電体材料で充填されて、誘電体分離領域６４
が設けられる。
窒化シリコン、３酸化アルミニウム、及びそれらの組合
せの如き誘電体材料で充填されて、誘電体分離領域６４
が設けられる。
それらの第１開孔が充填される間、誘電体材料は又基体
の表面上にも付着されて、誘電体表面層６５が形成され
る。
の表面上にも付着されて、誘電体表面層６５が形成され
る。
この層６５が第２Ｎ十型層６３の表面から完全に反応性
イオン食刻される。
イオン食刻される。
この反応性イオン食刻の結果、第２Ｎ＋型層６３及び２
酸化シリコン誘電体層で充填された第１開孔即ち誘電体
分離領域６４の上部が露出される。
酸化シリコン誘電体層で充填された第１開孔即ち誘電体
分離領域６４の上部が露出される。
それから、高濃度にドープされたＮ生型多結晶シリコン
層６６が表面全体に形成されて、第９図の構造体が得ら
れる。
層６６が表面全体に形成されて、第９図の構造体が得ら
れる。
２酸化シリコン層で充填された第１開孔即ち誘電体分離
領域６４上の上記Ｎ生型にドープされた多結晶シリコン
層６６中に開孔を形成するためにフォトリソグラフィ技
術が用いられる。
領域６４上の上記Ｎ生型にドープされた多結晶シリコン
層６６中に開孔を形成するためにフォトリソグラフィ技
術が用いられる。
それから、Ｎ生型の導電性多結晶シリコン層６６上に誘
電体表面層６８を形成するために、基体が９７０℃の湿
った酸素の如き酸化雰囲気に対して曝される。
電体表面層６８を形成するために、基体が９７０℃の湿
った酸素の如き酸化雰囲気に対して曝される。
その結果形成された構造体が第１０図に示されている。
次に、第１１図に示されている如く、誘電体表面層６８
、層６６、層６３、層６２、及び層６１を経てＰ十型基
板６０中に延びる実質的にＵ形の第２開孔又は溝７０が
反応性イオン食刻により形成される。
、層６６、層６３、層６２、及び層６１を経てＰ十型基
板６０中に延びる実質的にＵ形の第２開孔又は溝７０が
反応性イオン食刻により形成される。
反応性イオン食刻された第２開孔７０は、前述の特願昭
５１−７９９９５号及び米国特許第４１０４０８６号の
明細書に開示されている如く、又先に本発明による１つ
の方法に於て第３図に関連して記載されている如く、形
成される。
５１−７９９９５号及び米国特許第４１０４０８６号の
明細書に開示されている如く、又先に本発明による１つ
の方法に於て第３図に関連して記載されている如く、形
成される。
第２開孔７０は垂直線から僅かに傾斜した、好ましくは
２乃至１０度傾斜した、実質的にＵ形の開孔である。
２乃至１０度傾斜した、実質的にＵ形の開孔である。
誘電体分離領域６４の間の各単結晶シリコン領域は第２
開孔７０によって実質的に２分される。
開孔７０によって実質的に２分される。
実際に於て、第２開孔７０は、成る誘電体領域から他の
誘電体領域へ延びているので、２分された単結晶領域を
相互に分離する。
誘電体領域へ延びているので、２分された単結晶領域を
相互に分離する。
この概念は後に、説明する第１３図から容易に理解され
得る。
得る。
次に、２酸化シリコン層即ちゲート誘電体層７２を形成
するために、基体が例えば９７０℃の酸素又は蒸気であ
り得る酸化雰囲気に対して曝される。
するために、基体が例えば９７０℃の酸素又は蒸気であ
り得る酸化雰囲気に対して曝される。
このゲート誘電体層７２の厚さは例えば約４００乃至１
０００人であり得る。
０００人であり得る。
ゲートの寸法は、厳密さを要する他の素子の寸法ととも
に、ＩＥＥＥ Ｊ、 ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒ
ｃｕｉｔｓ１第５Ｃ−９巻、第５号、１９７４年１０月
、第２５６頁乃至２６８頁に於けるＲ、 Ｈ，Ｄｅｎｎ
ａｒｄ等によるＤｅｓｉｇｎ ｏｆ Ｉｏｎ−Ｉｍｐｌ
ａｎｔｅｄＭＯ８ＦＥＴ’ ｓ Ｗｉｔｈ Ｖｅｒｙ
ＳｍａｌｌＰｈｙｓｉｃａｌ Ｄｉｍｅｎｓｉｏｎ
ｓ”と題する論文に記載されているＭＯ８ＦＥＴ設計規
則（ｓｃａｌｉｎｇｌ−ｕｌｅｓ ）に従って変更され
得る。
に、ＩＥＥＥ Ｊ、 ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒ
ｃｕｉｔｓ１第５Ｃ−９巻、第５号、１９７４年１０月
、第２５６頁乃至２６８頁に於けるＲ、 Ｈ，Ｄｅｎｎ
ａｒｄ等によるＤｅｓｉｇｎ ｏｆ Ｉｏｎ−Ｉｍｐｌ
ａｎｔｅｄＭＯ８ＦＥＴ’ ｓ Ｗｉｔｈ Ｖｅｒｙ
ＳｍａｌｌＰｈｙｓｉｃａｌ Ｄｉｍｅｎｓｉｏｎ
ｓ”と題する論文に記載されているＭＯ８ＦＥＴ設計規
則（ｓｃａｌｉｎｇｌ−ｕｌｅｓ ）に従って変更され
得る。
その結果形成された構造体が第１１図に示されている。
第１２図及び第１３図はこの方法に於ける最終工程を明
確に示している。
確に示している。
典型的には、先に第４図に関連して述べた如く化学的気
相付着により付着されたドープされた多結晶シリコン表
面層７４が、ゲート誘電体層７２を内部に有する第２開
孔７０中及び２酸化シリコン層６８上に形成される。
相付着により付着されたドープされた多結晶シリコン表
面層７４が、ゲート誘電体層７２を内部に有する第２開
孔７０中及び２酸化シリコン層６８上に形成される。
好ましくはＮ生型にドープされた多結晶シリコン表面層
７４中に所望のワード線のパターンを限定するために、
フォトリングラフィ技術が用いられる。
７４中に所望のワード線のパターンを限定するために、
フォトリングラフィ技術が用いられる。
次に、雰囲気からの不純物が集積回路に達しない様にす
るために、表面安定化被膜が構造体に設けられ得る。
るために、表面安定化被膜が構造体に設けられ得る。
これらの被膜は従来技術によって設けられる。
第１３図は、最上層が部分的に除去されて示されている
、集積回路構造体の上面図である。
、集積回路構造体の上面図である。
第１２保は第１３図の線１２−１２に於ける縦断面図で
ある。
ある。
Ｎ生型にドープされた多結晶シリコン層６６はメモリの
ビット線である。
ビット線である。
第１Ｎ＋型層６１及び第２Ｎ＋型層６３はＭＯＳＦＥＴ
のソース／ドレイン領域である。
のソース／ドレイン領域である。
Ｐ型層６２は第Ｎ十型層６１及び第２Ｎ十型層６３を相
互に分離し、ＭＯ８ＦＥＴチャンネルのための領域を与
える。
互に分離し、ＭＯ８ＦＥＴチャンネルのための領域を与
える。
Ｐ生型基板６０と第１Ｎ＋型層６１との間の接合はメモ
リ・セルのキャパシタである。
リ・セルのキャパシタである。
第１４図は、第１２図及び第１３図に示されている素子
構造体の電気回路を示している。
構造体の電気回路を示している。
第１２図、第１３図及び第１４図に於て、同様な参照番
号は同様な素子を示している。
号は同様な素子を示している。
ビット線６６はメモリ・セルの感知増幅器に接続され、
ワード線７４はワード線駆動回路に接続されている。
ワード線７４はワード線駆動回路に接続されている。
そのメモリ・セルの回路は、基本的には、本出願人所有
の米国特許第３３８７２８６号明細書に記載されている
如き、１素子型ダイナミツク・メモリ・セルである。
の米国特許第３３８７２８６号明細書に記載されている
如き、１素子型ダイナミツク・メモリ・セルである。
第１２図及び第１３図の素子構造体の動作を第１４図を
参照して説明する。
参照して説明する。
これらのメモリ・セルの動作は上記米国特許第３３８７
２８６号明細書に示されている動作に極めて似ている。
２８６号明細書に示されている動作に極めて似ている。
書込動作に於て、ワード線７４に正電圧が加えられて、
チャンネル６２が導通ずる。
チャンネル６２が導通ずる。
ｌ”又はＯｎの書込は各々高レベル又は低レベルに於け
るビット線６６の電圧によって決定される。
るビット線６６の電圧によって決定される。
これらのレベルは第１Ｎ十型層６１とＰ生型基板６０と
の間に形成されたＰＮ接合に於けるキャパシタに電荷が
貯蔵されるか否かを制御する。
の間に形成されたＰＮ接合に於けるキャパシタに電荷が
貯蔵されるか否かを制御する。
記憶キャパシタはＰ−型基板でなくＰ十型基板を用いる
ことによって形成されている。
ことによって形成されている。
書込動作の終りに、ワード線電圧がその静止レベルに低
下し、ビット線がその静止状態に戻る前にチャンネルを
ターン・オフさせる。
下し、ビット線がその静止状態に戻る前にチャンネルを
ターン・オフさせる。
読取動作に於て、ワード線電圧は再び上昇してチャンネ
ルをターン・オンさせ、キャパシタに貯蔵された電荷が
ビット線に移動され、感知される。
ルをターン・オンさせ、キャパシタに貯蔵された電荷が
ビット線に移動され、感知される。
以上に於て、本発明による方法をその好実施例について
説明したが、本発明の要旨及び範囲を逸脱することなく
多くの変更が成され得ることを理解されたい。
説明したが、本発明の要旨及び範囲を逸脱することなく
多くの変更が成され得ることを理解されたい。
例えば、Ｎ及びＰ導電型は変更可能であり、父上記実施
例以外の多くの異なる型のメモリ回路が用いられ得る。
例以外の多くの異なる型のメモリ回路が用いられ得る。
第１図乃至第５図は相互に誘電体分離された高密度のＭ
Ｏ８ＦＥＴ素子のマトリックスを形成するための本発明
による１つの方法を示している図であり、第６図は第４
図及び第５図に示されている素子構造体の電気回路図で
あり、第７図乃至第１３図はＭＯ８ＦＥＴ素子を用いた
ＲＡＭ集積回路素子を形成するための本発明によるもう
１つの方法を示している図であり、第１４図は第１２図
及び第１３図に示されている素子構造体の電気回路図で
ある。 １０・・・・・・Ｐ−型単結晶シリコン基板、１２・・
・・・・Ｐ型層、１４・・・・・・Ｎ生型層、１６・・
・・・・Ｕ形の第１開孔又は溝、１８，６４・・・・・
・誘電体分離領域（２酸化シリコン層）、２０，６５．
６８・・・・・・誘電体表面層（２酸化シリコン層）、
２２．７０・・・・・・Ｕ形の第２開孔又は溝、２４．
７２・・・・・・ゲート誘電体層（２酸化シリコン層）
、２５・・・・・・空乏領域（キャパシタ）、２６．７
５・・・・・・Ｎ生型にドープされた多結晶シリコン層
（ゲート電極）、２８゜７４・・・・・・Ｎ生型にドー
プされた多結晶シリコン表面層（ワード線）、３０・・
・・・・Ｎ十型領域（ビット線）、３４・・・・・・Ｐ
型領域（チャンネル）、６０・・・・・・Ｐ十型単結晶
シリコン基板、６Ｌ６３・・・・・・第１及び第２Ｎ＋
型層（ソース／ドレイン領域）、６２・・・・・・Ｐ型
層（チャンネル）、６６・・・・・・Ｎ生型にドープさ
れた多結晶シリコン層（ビット線）。
Ｏ８ＦＥＴ素子のマトリックスを形成するための本発明
による１つの方法を示している図であり、第６図は第４
図及び第５図に示されている素子構造体の電気回路図で
あり、第７図乃至第１３図はＭＯ８ＦＥＴ素子を用いた
ＲＡＭ集積回路素子を形成するための本発明によるもう
１つの方法を示している図であり、第１４図は第１２図
及び第１３図に示されている素子構造体の電気回路図で
ある。 １０・・・・・・Ｐ−型単結晶シリコン基板、１２・・
・・・・Ｐ型層、１４・・・・・・Ｎ生型層、１６・・
・・・・Ｕ形の第１開孔又は溝、１８，６４・・・・・
・誘電体分離領域（２酸化シリコン層）、２０，６５．
６８・・・・・・誘電体表面層（２酸化シリコン層）、
２２．７０・・・・・・Ｕ形の第２開孔又は溝、２４．
７２・・・・・・ゲート誘電体層（２酸化シリコン層）
、２５・・・・・・空乏領域（キャパシタ）、２６．７
５・・・・・・Ｎ生型にドープされた多結晶シリコン層
（ゲート電極）、２８゜７４・・・・・・Ｎ生型にドー
プされた多結晶シリコン表面層（ワード線）、３０・・
・・・・Ｎ十型領域（ビット線）、３４・・・・・・Ｐ
型領域（チャンネル）、６０・・・・・・Ｐ十型単結晶
シリコン基板、６Ｌ６３・・・・・・第１及び第２Ｎ＋
型層（ソース／ドレイン領域）、６２・・・・・・Ｐ型
層（チャンネル）、６６・・・・・・Ｎ生型にドープさ
れた多結晶シリコン層（ビット線）。
Claims (1)
- 【特許請求の範囲】 １ 表面上にＰ型層を有し、上記Ｐ型層上にＮ＋型層を
有しているＰ型車結晶シリコン基板を設け、上記基板中
に達して上記基板及び上記基板上の上記各層の単結晶シ
リコン領域を分離する実質的にＵ形の第１開孔のパター
ンを反応性イオン食刻し、 上記第１開孔内及び上記Ｎ生型層上に、上記第１開孔が
充填される迄、２酸化シリコン層を付着し、 上記基板上の上記各層を経て上記基板中に達して上記各
単結晶シリコン領域を実質的に２分する実質的にＵ形の
第２開孔を反応性イオン食刻し、適当な雰囲気中に於て
熱酸化することにより上記第２開孔内の表面上にゲート
用の２酸化シリコン層を成長させ、 上記第２開孔内及び上記Ｎ生型層上の上記２酸化シリコ
ン層上に、上記第２開孔が充填される迄、ドープされた
多結晶シリコン層を付着し、ランダム・アクセス・メモ
リ（ＲＡＭ）素子のワード線を形成するために上記ドー
プされた多結晶シリコン層を食刻することを含む、 縦方向ＭＯ８ＦＥＴ−ＲＡＭ素子の製造方法。 ２ 表面上に第１Ｎ＋型層を有し、上記Ｎ生型層上にＰ
型層を有し、上記Ｐ型層上に第２Ｎ＋型層を有している
Ｐ型車結晶シリコン基板を設け、上記基板中に達して上
記基板及び上記基板上の上記各層の単結晶シリコン領域
を分離する実質的にＵ形の第１開孔のパターンを反応性
イオン食刻し、 上記第１開孔内及び上記第２Ｎ十型層上に、上記第１開
孔が充填される迄、２酸化シリコン層を付着し、 上記第２Ｎ＋型層の表面から上記２酸化シリコン層を反
応性イオン食刻し、 上記第２Ｎ十型層上及び上記２酸化シリコン層で充填さ
れた上記第１開孔上に、Ｎ生型にドープされた多結晶シ
リコン層を付着し、 上記２酸化シリコン層で充填された上記第１開孔上の上
記Ｎ生型にドープされた多結晶シリコン層中に開孔を形
成し、 上記Ｎ生型にドープされた多結晶シリコン層上に２酸化
シリコン層を成長させ、 上記基板上の上記各層を経て上記基板中に達して上記各
単結晶シリコン領域を実質的に２分する実質的にＵ形の
第２開孔を反応性イオン食刻し、適当な雰囲気中に於て
熱酸化することにより上記第２開孔内の表面上にゲート
用の２酸化シリコン層を成長させ、 上記第２開孔内及び上記Ｎ生型にドープされた多結晶シ
リコン層上の上記２酸化シリコン層上に、上記第２開孔
が充填される迄、ドープされた多結晶シリコン層を付着
し、 ＲＡＭ素子のワード線を形成するために上記２酸化シリ
コン層上の上記ドープされた多結晶シリコン層を食刻す
ることを含む、 縦方向ＭＯ８ＦＥＴ−ＲＡＭ素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/036,722 US4252579A (en) | 1979-05-07 | 1979-05-07 | Method for making single electrode U-MOSFET random access memory utilizing reactive ion etching and polycrystalline deposition |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55148438A JPS55148438A (en) | 1980-11-19 |
| JPS5840343B2 true JPS5840343B2 (ja) | 1983-09-05 |
Family
ID=21890246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55019308A Expired JPS5840343B2 (ja) | 1979-05-07 | 1980-02-20 | Ｍｏｓｆｅｔ・ｒａｍ素子の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4252579A (ja) |
| EP (1) | EP0018501B1 (ja) |
| JP (1) | JPS5840343B2 (ja) |
| CA (1) | CA1133136A (ja) |
| DE (1) | DE3063421D1 (ja) |
| IT (1) | IT1149830B (ja) |
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