JPH02134256A

JPH02134256A - サーマルヘッドおよびその製造方法

Info

Publication number: JPH02134256A
Application number: JP63287549A
Authority: JP
Inventors: Takeshi Wakabayashi; 猛若林; Tsuneo Ochi; 越智　庸夫
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1988-11-16
Filing date: 1988-11-16
Publication date: 1990-05-23
Anticipated expiration: 2011-06-05
Also published as: JP2504144B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は感熱記録を行なうサーマルヘッドおよびその
製造方法に関する。

［従来技術］発熱素子の選択的発熱により感熱記録を行なう従来のサ
ーマルヘッドにおいては１発熱素子だけを有し、駆動回
路部とは別体になっている。そのため、印字ドツトがフ
ァインピッチになると発熱素子と駆動回路部との接続が
困難となる。そこで、サーマルヘッドの配線を発熱素子
側から星形に広げて対処しているが、それでも生産性が
悪く、装置が大型化するという問題がある。

このようなことから、最近では、発熱素子と駆動回路部
とを１枚の基板に設けることが検討されている。この構
造は基板上に絶縁層を形成し、この絶縁層上に発熱体と
薄膜トランジスタを形成するものである。この構造の薄
膜トランジスタは、ドライバ素子となるＭＯＳトランジ
スタであり、絶縁層上に多結晶シリコンを形成し、この
多結晶シリコンに不純物をドープした構成となっている
。

［発明が解決しようとする課題］しかし、このように多結晶シリコンに不純物をドープし
てなる薄膜トランジスタは、電気の移動度　が小さいの
で、少しでも電気の移動度を大きくするためにはゲート
の輻および長さをできる限り大きくしなければならない
という制約がある。

そのため、高密度印字には適さない、また、多結晶シリ
コンの電気の移動度を改善するために、多結晶シリコン
を−Ｈアモルファス化し、しかる後に再び多結晶シリコ
ンに戻すという実験も報告されてはいるが、この方法は
工程数が非常に多く生産性が極めて悪い、しかも、この
技術によっても電気の移動度の大きさは、いまだ充分で
あるとは言えず、各ゲートをかなり大きくしなければな
らない、そのため、せいぜい解像度８ドツ）　／　ｍ　
ｍ程度が限界であり、高級印字品質が要求されるもので
はまだまだ実用レベルに至っていない。

この発明の目的は、電気の移動度が良く、ファインピッ
チ化が可能で、高密度印字に適し、かつ生産性にも優れ
たサーマルヘッドおよびその製造方法を提供することに
ある。

［課題を解決するための手段］この発明のサーマルヘッドは、多結晶シリコンよりなる
多数の薄膜抵抗素子が配列形成される単結晶半導体基板
に不純物をドープして前記各薄膜抵抗素子を駆動する薄
膜トランジスタを形成したものである。

また、この発明のサーマルヘッドの製造方法は、半導体
基板上に絶縁層およびゲート絶縁層を形成し、この絶縁
層およびゲート絶縁層上に多結晶シリコンを生成してエ
ツチングにより薄膜抵抗素子とゲート電極とを形成し、
しかる後少なくとも前記薄膜抵抗素子に不純物をドープ
してその薄膜抵抗素子のイオン濃度を高めて抵抗値を減
少させ、かつ半導体基板に不純物をドープし、この後、
低抵抗金属を被着して所定の配線パターンを形成し、そ
の全面に絶縁性を有する保護膜を被着する方法である。

〔作　用Ｊこの発明によれば、多結晶シリコンよりなる多数の薄膜
抵抗素子が配列形成される単結晶半導体基板に不純物を
ドープして前記各薄膜抵抗素子を駆動する薄膜トランジ
スタを形成したので、薄膜トランジスタの電気の移動度
が良く、ゲートの輻および長さをできる限り小さくでき
、ファインピッチが可能で、高密度印字を行なうことが
できる。しかも、このようなサーマルヘッドは、半導体
基板上に絶縁層およびゲート絶縁層を形成し、この絶縁
層およびゲート絶縁層上に多結晶シリコンを生成してエ
ツチングにより薄膜抵抗素子とゲート電極とを形成し、
しかる後少なくとも前記薄膜抵抗素子に不純物をドープ
してその薄膜抵抗素子のイオン濃度を高めて抵抗値を減
少させ、かつ半導体基板に不純物をドープし、この後、
低抵抗金属を被着することにより所定の配線パターンを
形成するので、ゲートの幅および長さを小さくしてファ
インピッチ化を図っても、精度良く製作できるとともに
、工程数が煩雑にならず、生産性が極めて良い。

［実施例］以下、第１図〜第３図を参照して、この発明の一実施例
を説明する。

第１図はこの発明のサーマルヘッドの構成を示す０図中
１は単結晶のｎｆｉシリコン基板（ウェハ）である、こ
のシリコン基板１には、薄膜発熱素子２、薄膜トランジ
スタ３、Ｃ−ＭＯＳ、およびバンプ部４が一括形成され
ている。薄膜トランジスタ３はｎ−ＭＯ５ＬＩＦＥＴで
あり、Ｃ−ＭＯＳはシフトレジスタ回路、ラッチ回路、
ゲート回路等を構成するものである。以下、各素子の構
成を順に説明する。

Ｑｌ！Ｉ発熱素子２は発熱する部分であり、シリコン基
板１の左端近傍に形成されている。すなわち、シリコン
基板ｌの上面には発熱形成部５が隆起して形成されてい
る。この隆起した発熱形成部５は５ｉ０２の絶縁膜６で
覆われ、この絶縁膜６の表面に多結晶シリコンに不純物
をドープしてなる発熱抵抗層７が形成されている。第２
図（Ａ）および（Ｂ）に示す如く、発熱形成部５は、シ
リコン基板１の幅方向（第１図垂直方向）の全長に亘り
、凸状に隆起して形成されている。また、発熱抵抗層７
は上記した発熱形ｒ＆部５の長手方向に沿って、１６ド
ツ）　／　ｍ　ｍのピッチで等間隔に配列形成されてい
る。また、この発熱抵抗層７は不純物として所定量のリ
ン（Ｐ）イオンがドープされることにより、所定のシー
ト抵抗（数十Ω１０）を有する。すなわち、この発熱抵
抗層７の全抵抗値はＰイオンの打ち込み濃度およびその
面積によって決定されるため、Ｐイオンの打ち込み量お
よび非エツチングの量によってｒＲ節され、最終的には
数十〜数百Ω程度に調整されている。

また、発熱抵抗層７の周囲の絶縁膜６上にはＣＶ　Ｄ　
（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ）法によりリンケートガラス（ＰＳＧ）よりなる絶縁
性の高い絶縁保ｗ１膜８が形成され、この絶縁保護膜８
上には配線パターン９．１５が発熱抵抗層７の両端部分
に導通して形成されている。この配線パターン９．１５
はＡｌ、Ａｌ−９ｉ、Ｎｏ、−等の低抵抗金属よりなり
、左側の配線パターン９はアースラインをなし、右側の
配線パターン１５は後述する電極の配線をなす、そして
、この発熱抵抗層７および各配線パターン９．１５の表
面には保ＸＩ膜１０が形成されている。この保護！１１
０は耐酸化性および耐摩耗性を有するもので、Ｓ　ｉ０
２とＳｉＮの２層構造のものであっても、５ｉＯＮの単
一層のものであってもよい、なお、この保護膜１０は発
熱形成部５と対応する部分がその周囲全域の保ｗｓｓｉ
ｏよりも高く突出して形成されている。この構造は各発
熱抵抗層７に対応する領域の保護膜１０の表面を感熱紙
や感熱インクシート等に接触させるのに極めて効果的で
ある。

薄膜トランジスタ４を構成するｎ−ＭＯＳは電界効果（
ＦＥＴ）型のものであり、シリコン基板１における薄膜
発熱素子２から右側へ大きく離れた部分に形成されてい
る。すなわち、その部分のシリコン基板ｌの上面側内部
にはポロン（Ｂ）イオンがドープされたｐ層領域１１が
形成されており、このｐ層領域１１の領域内にはＰイオ
ンがドープされた２つのｎ型領域１２．１２が形成され
ている。この２つのｎ型領、域１２，１２はそれぞれソ
ース、ドレインの電極をなすものである。

このようにｐ型領域ｌｌ内にｎ型領域１２．１２が形成
されたシリコン基板１の上面には、２つのｎ型領域１２
．１２を含む中央部分を除いて、薄膜発熱素子２と同じ
絶縁膜６が形成されており。

２つのｎ型領域１２．１２の間に位置する箇所には、５
ｉ０２よりなるゲート絶縁膜１３を介して薄膜発熱素子
２の発熱抵抗層７と同じ多結晶シリコンよりなるゲート
電極１４が形成されているとともに、２つのｎ型領域１
２．１２と対応する箇所には、ソース、ドレインの配線
パターン１５．１５が形成されている。この場合、中間
のゲート電極１４は薄膜発熱素子２と同様Ｐイオンをド
ープすることにより低抵抗に形成されており、その全表
面は配線パターン１５．１５と短絡しないように、ＦＪ
Ｊ膜発熱素子２と同じ絶縁保護膜８で覆われている。ま
た、ソース、ドレインの各配線パターン１５．１５はＡ
１．Ａｌ−３ｉ、Ｎｏ、Ｗ等の低抵抗金属からなり、そ
れぞれ２つのｎ型領域１２．１２に接続されており、一
方の配線パターン１５は薄膜発熱素子２の発熱抵抗層７
の右端部に導通して接続されている。そして、この配線
パターン１５．１５およびゲート電極１４上の絶縁保護
膜８を覆って薄膜発熱素子２と同じ保護膜ｌＯが形成さ
れている。この保ａｓｓｉｏは薄膜発熱素子２の保！Ｉ
薄膜０よりも低く形成されている。

Ｃ−ＭＯ３はシフトレジスタ回路、ラッチ回路、および
ゲート回路等を構成するＦＥＴ型のものであり、ｎ−Ｍ
ＯＳとＰ　−ＭＯＳとからなり、上述した薄膜トランジ
スタ３の右側に接近してｎ−ＭＯ３，ｐ−ＭＯ５の順に
形成されている。

この場合、ｎ−ＭＯ３は上述したｔＳＩ膜トランジスタ
３と全く同じ構成となっている。すなわち、シリコン基
板１の上面側内部にはＢイオンがドープされたｐ型頭域
１６が形成され、このｐ型頭域１６の領域内にはＰイオ
ンがドープされた２つのｎ型領域１７．１７が形成され
ている。この部分のシリコン基板ｌの上面には、２つの
ｎ型領域１７．１７を含む中央部分を除いて、上述した
薄膜トランジスタ３と同じ５１０２の絶縁膜６が形成さ
れており、２つのｎ型領域１７．１７の間に位置する箇
所には、Ｓ　ｉ０２よりなるゲート絶縁膜１８を介して
薄膜トランジスタ３と同じ多結晶シリコンよりなるゲー
ト電極１４が形成されているとともに、２つのｎ型領域
１７．１７と対応する箇所には、ソース、ドレインの配
線パターン１９．１９が形成されている。この場合にも
、ゲート電極１４は薄膜発熱素子２と同様Ｐイオンをド
ープすることにより低抵抗に形成されており、その全表
面は配線パターン１９．１９と短絡しないように、薄膜
発熱素子２と同じ絶縁保：ＩＩ膜８で覆われている。そ
して、この配線パターン１９．１９およびゲート電極１
４上の絶縁保護膜８を覆って薄膜発熱素子２と同じ保護
膜ｌＯが形成されている。

また、Ｐ　−ＭＯＳはシリコン基板１の上面側内部に２
つのＰ型頭域２０．２０を形成した以外は上述したｎ　
−Ｍ　ＯＳと全く同じ構成となっている。すなわち、２
つのｐ層領域２０．２ｏが形成された部分のシリコン基
板ｌの上面には２つのｐ層領域２０．２０を含む中央部
分を除いて、５１０２の絶縁膜６が形成されており、２
つのｐ層領域２０．２０の間に位こする箇所には、Ｓ　
ｉ０２よりなるゲート絶縁膜１８を介して多結晶シリコ
ンよりなるゲート電極１４が形成され、２つのＰ型頭域
２０．２０と対応する箇所には、ソース、ドレインの配
線パターン１９．１９が形成されている。

この場合にも、ゲート電極１４の全表面は配線パターン
１９．１９と短絡しないように絶縁保護膜８で覆われて
いる。そして、この配線パターン１９．１９およびゲー
ト電極１４上の絶縁保護膜８を覆って保ｉｔＩ！１１１
０が形成されている。

へンブ部４はＣ−ＭＯ３に各種の信号を取り入れる電極
であり、シリコン基板ｌの右端に複数（例えば、画信号
、クロック信号、ストローブ信号、イネーブル信号等の
４つ）設けられている。

すなわち、シリコン基板ｌ上にＳ　ｉ０２の絶縁膜６お
よび絶縁保護膜８を介して形成された配線パターン２１
の上面に所定箇所がエツチングされた保護膜１０が形成
され、このエツチングされた部分内にＴｉ−合金および
Ａｕ等の金属層２２が蒸着やスパッタリング等により形
成されて配線パターン２１に接続され、この金属層２２
上にＡｕメツキ層２３が施されている。

次に、第３図（Ａ）〜（Ｊ）を参照して、上述したよう
なサーマルヘッドを製造する場合について説明する。

まず、第３図（Ａ）に示すように、シリコン基板（ウェ
ハ）ｌを用意し、このシリコン基板ｌの一面をエツチン
グし、点線で示す部分を除去して薄膜発熱素子２の形成
領域を隆起させて凸形状の発熱形成部５を形成する。こ
の場合、エツチングする厚みは数μｍ−数＋ｐｍである
。また、エツチングはガスによるプラズマエツチング、
あるいはフッ酸を主成分とする薬液を用いて行なう。

この後、シリコン基板ｌを１０００℃程度に加熱して酸
化処理（熱酸化処理）を行ない、シリコン基板ｌの表面
にＳ　ｉ０２膜２４を形成する。そして、フォトリング
ラフィ法により５１０２膜２４上にフォトレジスト膜を
パターン形成する。すなわち、Ｓ　ｉ０２膜２４上にフ
ォトレジスト膜を塗布形成し、このフォトレジスト膜に
マスクを介して露光し、この露光されたフォトレジスト
膜を現像処理して不要な部分を除去する。これにより、
フォトレジスト膜がパターン形成される。このようにパ
ターン形成されたフォトレジスト膜をマスクとしてＳｉ
Ｏ＋膜２４をエツチングし、第３図（Ｂ）に示すような
不要な部分、つまり薄膜トランジスタ３およびＣ−ＭＯ
Ｓの各ｐ型領域１１．１６と対応する部分のＳ　ｉ０２
膜２４を除去する。そして、５ｉＯｚ膜２４が除去され
た部分のシリコン基板ｌ内にＢイオンを打ち込んでドー
プさせ、シリコン基板ｌ内にｐ型領域１１．１６を形成
する。

この後、ＳｉＯ２膜２４上２４除去し、再び、シリコン
基板ｌを熱酸化処理してその全表面に５ｉ０２膜を形成
する。そして、この５ｉ０２膜の表面にフォトリングラ
フィ法によりフォトレジスト膜をパターン形成し、この
フォトレジスト膜をマスクとしてＳ　ｉ０２膜をエツチ
ングし、第３図（Ｃ）に示すように、薄膜トランジスタ
３およびＣ−ＭＯ３の各ｐ型領域１１．１６およびｐ−
ＭＯ３の形成ｇ１域と対応する部分のＳｉＯ２膜を除去
する。これにより、発熱形成部５を含むシリコン基板ｌ
上の所定箇所に５ｉ（ｈよりなる絶縁膜６が形成されて
いる。そして、５ｉ０７膜が除去された部分に乾式また
はＭＣＩの醸化によりゲート絶縁膜１３．１８を形成す
る。

そして、モノシラン（ＳｉＨｓ）ガスを用いてＣＶＤ法
により、その全面に多結晶シリコン層２５を生成し、次
に第３図（Ｃ）に示すように、多結晶シリコン層２５全
体にＰイオンを打ち込んで、発熱形成部５と対応する部
分の多結晶シリコン層２５のＰイオン濃度を高め、抵抗
値を所定の値に減少させる。この場合におけるＰイオン
濃度は、後工程（第３図（Ｅ）の工程）でｎ型領域１２
．１７を形成する際のＰイオンの打ち込み量を考慮して
、その分の増加量を見込んでおく、すなわち、Ｐイオン
の打ち込み前の多結晶シリコン層２５のシート抵抗は数
にΩ／口〜数ＭΩ／口であり、これを最終的に数十Ω／
口にする。なお、この場合、薄膜トランジスタ３および
Ｃ−ＭＯ３等の各ゲート電極１４・・・に対応する多結
晶シリコン層２５と、薄膜発熱素子２の発熱抵抗層７に
対応する多結晶シリコン層２５とが、Ｐイオンの注入量
が等しい場合には、１回の工程ですむが、もし仮に、薄
膜発熱素子２の多結晶シリコン層２５へのＰイオンの注
入量が多い場合には、レジストマスクを施して薄膜発熱
素子２の多結晶シリコン層２５へのみＰイオンを再度打
ち込むか、あるいはそれぞれレジストマスクを形成して
別工程として行なえばよい。

この後、多結晶シリコン層２５の表面にフォトリングラ
フィ法によりフォトレジスト膜をパターン形成し、この
フォトレジスト膜をマスクとして、多結晶シリコン層２
５をエツチングし不要な部分を除去する。これにより、
第３図（Ｄ）に示すように、薄膜発熱素子２、薄膜トラ
ンジスタ３、Ｃ−ＭＯＳの各形成領域にそれぞれＰイオ
ンがドープされた多結晶シリコンよりなる発熱抵抗層７
、および各ゲート電極１４・・・が形成される。

ところで、各発熱抵抗層７に関して重要な事項は、解像
度を向上するために、所要の発熱部分のみを発熱させる
ことにある。このため、この実施例では、第２図（Ａ）
および（Ｂ）に示す如く、発熱形成部５の上面に対応す
るＡ領域内をその領域外部分に比べて高抵抗とするよう
になっている。この方法として、第２図（Ａ）では、各
発熱抵抗層７のＡ領域内のＰイオンｃ度を、その領域外
部分より小さくするか、または、Ａ領域外部分にＢイオ
ンをドープする方法を示す、また、第２図（Ｂ）は、Ａ
領域内の各発熱抵抗層７にスリットＳを形成し、領域外
部分に対して導電路の幅を狭くする方法を示す、勿論、
両方法を組み合わせた方法も採用できる。いずれにして
も、各発熱抵抗層７の全抵抗値は例えば数十Ω〜数百Ω
に調節する。

次に、第３図（Ｅ）に示すように、ｐ−ＭＯＳのゲート
絶縁膜１８をフォトレジスト膜２６でマスクし、薄膜ト
ランジスタ３およびＣ−ＭＯＳの各ｐ型領域１１．１６
内にゲート絶縁膜１３を介してＰイオンを打ち込み、２
組のｎ型領域１２．１７を形成する。この２組のｎ型領
域１２．１７はそれぞれソース、ドレインとなり、その
各表面はゲート絶縁膜１３を介してＰイオンが打ち込ま
れるため荒れることがない。

そして、フォトレジスト膜２６をエツチングして除去し
た後、第３図（Ｆ）に示すように、再び全面にフォトリ
ソグラフィ法によりフォトレジストＨ２７をパターン形
成し、このフォトレジスト１１５Ｉ２７をマスクとして
、ｐ　−ＭＯＳのゲート絶縁膜１８を介してｐ　−ＭＯ
Ｓの形成領域に対応するシリコン基板ｌ内にＢイオンを
打ち込み、２つのｐ要領域２０を形成する。この２つの
ｐ要領域２０もそれぞれソース、ドレインとなる。

この後、フォトレジストＩｇ１２７をエツチングして除
去し、再びフォトリングラフィ法によりフォトレジスト
膜をパターン形成し、このフォトレジスト膜をマスクと
して薄膜トランジスタ３とＣ−ＭＯＳの各ｎ型領域１２
．１７およびｐ要領域２０と対応する部分のゲート絶縁
膜１３．１８をエツチングして除去する。そして、常圧
のＣＶＤ法により全面にＰＳＧよりなる絶縁保護膜を被
着し、この絶縁保！Ｉ膜の表面にフォトリングラフィ法
によりフォトレジスト膜をパターン形成し、このフォト
レジスト膜をマスクとして絶縁保護膜をエツチングし、
第３図（Ｇ）に示すように、不要な部分つまり薄膜発熱
素子２．各ｎ型領域１２．１７およびｐ要領域２０と対
応する部分を除去する。これにより、薄膜トランジスタ
３．Ｃ−ＭＯ５の各ゲート電極１４・・・、および絶縁
層７がＰＳＧよりなる絶縁保護膜８により被覆される。

次に、その全面にＡＩ、Ａｌ−５ｉ、Ｎｏ、Ｗ等の低抵
抗金属膜をスパッタリングまたは蒸着等により形成し、
その表面にフォトリングラフィ法によりフォトレジスト
膜をパターン形成し、このフォトレジストＭをマスクと
して金属膜をエツチングして不要な部分を除去し、第３
図（Ｈ）に示すように、薄膜トランジスタ３およびＣ−
ＭＯＳの各ｎ型領域１２．１７と対応する部分、ｐ　−
ＭＯＳのｐ要領域２０と対応する部分、およびバンプ部
４と対応する部分に、配線パターン９．１５．１９．２
１を形成する。この各配線パターン１５．１９はそれぞ
れｎ型領域１２．１７およびｐ要領域２０と導通状態と
なる。この場合、薄膜トランジスタ３の一方の配線パタ
ーン１５は薄膜発熱素子２の発熱抵抗層７の一端（右端
）にも導通して接続される。また、アースラインの配線
パターン９は発熱抵抗層７の他端（左端）に導通して接
続される。

この後、第３図（Ｉ）に示すように、その全面に保護膜
１０をスパッタリングや蒸着等により形成する。この保
護膜１０は前述したように耐酸化性および耐摩耗性を有
するもので、例えばＳ　ｉ０２とＳｉＮの２層構造のも
のか、あるいが５ｉＯＮの単一の層等であり、ＣＶＤ法
により形成してもよい、また、この保護層９は薄膜発熱
素子２の部分が他の部分よりも高く形成される。

そして、この保護１９１０の表面にフォトリングラフィ
法によりフォトレジスト膜をパターン形成し、このフォ
トレジスト膜をマスクとして保護膜１０をエツチングし
、第３図（Ｊ）に示すように、不要な部分つまりバンプ
部４と対応する部分を除去する。この後、フォトレジス
ト膜を除去して、エツチングされた保護膜ｌＯの全面に
Ｔｉ−合金およびＡｕを蒸着またはスパッタリングによ
り被着して金属層２２を形成する。さらに、この金属層
２２の表面にレジスト２８をスビーンコーティングによ
り被着し、バンプ形成領域をエツチングして除去する。

そして、このエツチングされた部分にＡｕメツキ層２３
を形成する。これにより、バンプ電極であるバンプ部４
が形成される。

最後に、ダイシングする部分をエツチングして除去し、
上述したレジスト２８および金属層２２を順次エツチン
グして除去し、シリコン基板ｌを所定の箇所でダイシン
グして個々に切り離すと、この発明のサーマルヘッドが
得られる。

したがって、上述したようなサーマルヘッドによれば、
１つのシリコン基板ｌに多数の薄膜発熱素子２・・・、
薄膜トランジスタ３・・・、およびシフトレジスタ回路
、ラッチ回路、ゲート回路等を構成するＣ−ＭＯ３を総
て一体に形成したので、接続箇所が例えば４個程度と少
なく、その接続作業が簡単で生産性が良く、しかも装置
全体の小型化をも図ることができる。特に、多結晶シリ
コンよりなる薄膜発熱素子２・・・を駆動する薄膜トラ
ンジスタ３・・・は薄膜発熱素子２・・・が配列形成さ
れるｎ型のシリコン基板１にＢイオンのｐ型不純物をド
ープしてｐ層領域１１を形成し、このｐ型領域１１内に
Ｐイオンのｎ型不純物をドープしてｎ型領域１２を形成
し、その上に配線パターン１５およびゲート絶縁膜１３
を介してゲート電極１４を形成したので、単結晶のシリ
コン基板１内に薄膜トランジスタ３・・・の各チャンネ
ルを形成することができ、これにより薄膜トランジスタ
３・・・の電気の移動度が極めて良い、そのため、ゲー
トの幅および長さを小さくすることができ、ファインピ
ッチを図ることができる。その結果、高密度印字に最適
で、解像度の高い鮮明な感熱記録を行なうことができる
。

また、このようなサーマルヘッドによれば、シリコン基
板ｌ上に絶縁１ｇ６およびゲート絶縁膜１３．１８を形
成し、絶縁膜６上に多結晶シリコンよりなる発熱抵抗層
７を形成するとともに、ゲート絶縁膜１３．１８上に多
結晶シリコンよりなるゲート電極１４を形成した後、配
線パターン１５．１９を形成し、これらの表面を保護膜
１０で被覆するようにしたので、ゲートの幅および長さ
を小さくしてファインピッチ化を図っても、各素子を精
度良く形成することができるとともに、薄膜トランジス
タ３・・・以外にＣ−ＭＯＳを形成しても、その製造工
程が複雑にならないため、生産性が極めて良い。

なお、上述した実施例ではｎ型領域１２．１７およびＰ
層領域２０をイオンの打ち込みにより形成したが、これ
に限らず、熱拡散法で形成してもよい、すなわち、ｎ型
領域を熱拡散法により形成する場合には、ゲート絶縁膜
１３．１８をニー、チングして除去し、Ｐイオンをｐ型
頭域１６内に拡散する。そのため、薄膜発熱素子２の発
熱抵抗層７には別工程でＰイオンを打ち込めばよい。

また、上述した実施例ではｎ型領域１２．１７を形成し
てからＰ層領域２０を形成したが、これに限らず、ｐ要
領域２０を形成してからｎ型領域１２．１７を形成して
もよい、また、多結晶シリコン層２５はｎ型領域１２．
１７およびｐ要領域２０を形成した後に生成するように
してもよい。

［発明の効果］以上詳細に説明したように、この発明によれば、多結晶
シリコンよりなる多数の薄膜抵抗素子が配列形成される
単結晶半導体基板に不純物をドープして前記各薄膜抵抗
素子を駆動する薄膜トランジスタを形成したので、薄膜
トランジスタの電気の移動度が良く、ゲートの幅および
長さをできる限り小さくでき、ファインピッチが可能と
なり、高密度印字を行なうことができる。しかも、この
ようなサーマルヘッドは、半導体基板上に絶縁層および
ゲート絶縁層を形成し、この絶縁層およびゲート絶縁層
上に多結晶シリコンを生成してエツチングにより薄膜抵
抗素子とゲート電極とを形成し、この後、少なくとも前
記薄膜抵抗素子に不純物をドープしてその薄膜抵抗素子
のイオン濃度を高めて抵抗値を減少させ、かつ半導体基
板に不純物をドープし、しかる後低抵抗金属を被着する
ことにより所定の配線パターンを形成するので、ゲート
の幅および長さを小さくしてファインピッチ化を図って
も、工程数が煩雑にならず、生産性が極めて良い。

【図面の簡単な説明】

第１図〜第３図はこの発明の一実施例を示し、第１図は
サーマルヘッドの要部拡大断面図、第２図（Ａ）（Ｂ）
は薄膜発熱素子の発熱抵抗層の異なるエツチング状態を
示す要部平面図、第３図（Ａ）〜（Ｊ）はサーマルヘッ
ドの製造工程における各拡大断面図である。ｌ・・・・・・シリコン基板、２・・・・・・薄膜発熱
素子、３・・・・・・薄膜トランジスタ、６・・・・・
・絶縁膜、７・・・・・・発熱抵抗層、ｌＯ・・・・・
・保：！１１ｇ、１１．１６．２０・・・・・・ｐ型頭
域、１２．１７・・・・・・ｎ型領域、１３．１８・・
・・・・ゲート絶縁膜、１４・・・・・・ゲート電極、
９．１５．１９．２１・・・・・・配線パターン。

Claims

【特許請求の範囲】

（１）単結晶半導体基板上に多結晶シリコンよりなる多
数の薄膜抵抗素子を配列形成するとともに、前記単結晶
半導体基板に不純物をドープして前記各薄膜抵抗素子を
駆動する薄膜トランジスタを形成したことを特徴とする
サーマルヘッド。
（２）半導体基板上に絶縁層を形成する工程と、前記絶
縁層の活性領域を除去してゲート絶縁層を形成する工程
と、前記絶縁層およびゲート絶縁層上に多結晶シリコンを生
成し、エッチングにより薄膜抵抗素子とゲート電極とを
形成する工程と、少なくとも前記薄膜抵抗素子に不純物をドープし、該薄
膜抵抗素子のイオン濃度を高めて抵抗値を減少する工程
と、低抵抗金属を被着して所定の配線パターンを形成する工
程と、絶縁性を有する保護膜を全面に被着する工程と、を具備してなるサーマルヘッドの製造方法。